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嗨，
当我为PCIe设计编写VHDL测试平台时，我遇到了这个奇怪的错误： 错误：HDLCompiler：1731 - “C：/Projects/FPGA/SP605/PCIE/Sim_CS/tests/tests.vhd”第386行：找到运算符“+”的'0'定义，无法确定“+”的精确重载匹配定义 这是VHDL代码： 变量addr：std_logic_vector（31 downto 0）; ... addr：= BAR（0）（31 downto 0）+ x“08”; ... BAR也是一个变量。 我查了xilinx网站，找不到有关此错误的任何信息。 谁可以帮我这个？ 杰夫 以上来自于谷歌翻译 以下为原文 Hi, when I am writing a VHDL testbench for PCIe design, I got this strange error: ERROR:HDLCompiler:1731 - "C:/Projects/FPGA/SP605/PCIE/Sim_CS/tests/tests.vhd" Line 386: found '0' definitions of operator "+", cannot determine exact overloaded matching definition for "+" and this is VHDL code: variable addr : std_logic_vector(31 downto 0); ... addr := BAR(0)(31 downto 0) + x"08"; ... BAR is a variable as well. I checked xilinx website and couldn't find any information about this error. could anyone help me on this? Jeff 
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13个回答
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嗨，
：=赋值是可以的，因为addr是一个变量。 很明显，您使用的软件包存在一些问题。 Roy是正确的（目前）std_logic_signed（或unsigned）需要直接在具有算术运算符的SLV上工作。 但是不要让贝斯曼看到这一点。 ;-) 实际上，正确的方法是将numeric_std与signed或unsigned类型一起使用，然后将它们转换为SLV。 另一种方法是使用numeric_std_unsigned包，但这是尚未支持的VHDL-2008标准的一部分。 仍然有一些numeric_unsigned包可用，它们不是标准化的，但应该与它兼容，至少对于基本操作而言。 有一个很好的模拟 Eilert 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi , the := assignment is ok, since addr is a variable. And it seems quite obvious that there's some problem with the packages you are using. Roy is right that (currently) std_logic_signed (or unsigned) is needed to work directly on SLVs with arithmetic operators. But don't let bassman see this. ;-) Actually the correct way would be to use numeric_std with signed or unsigned types and then cast them to SLV. An alternative would be the use of the numeric_std_unsigned package, but thats part of the yet unsupported VHDL-2008 standard. Still there are some numeric_unsigned packages available that are not standardized, but should be compatible to it, at least for the basic operations . Have a nice simulation Eilert View solution in original post |
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这似乎更像一个直接的vhdl问题。
我认为在代码中你需要的是以下为原文 This seems more like a straight vhdl question. I think at that point in the code what you want is the <= operator instead of := and you'll need the std_logic_signed (or unsigned) library to do math on a std_logic_vector. Roy ---------------------------------------------------------------------------- Don't forget to reply, kudo, and accept as solution ---------------------------------------------------------------------------- |
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嗨，
：=赋值是可以的，因为addr是一个变量。 很明显，您使用的软件包存在一些问题。 Roy是正确的（目前）std_logic_signed（或unsigned）需要直接在具有算术运算符的SLV上工作。 但是不要让贝斯曼看到这一点。 ;-) 实际上，正确的方法是将numeric_std与signed或unsigned类型一起使用，然后将它们转换为SLV。 另一种方法是使用numeric_std_unsigned包，但这是尚未支持的VHDL-2008标准的一部分。 仍然有一些numeric_unsigned包可用，它们不是标准化的，但应该与它兼容，至少对于基本操作而言。 有一个很好的模拟 Eilert 以上来自于谷歌翻译 以下为原文 Hi , the := assignment is ok, since addr is a variable. And it seems quite obvious that there's some problem with the packages you are using. Roy is right that (currently) std_logic_signed (or unsigned) is needed to work directly on SLVs with arithmetic operators. But don't let bassman see this. ;-) Actually the correct way would be to use numeric_std with signed or unsigned types and then cast them to SLV. An alternative would be the use of the numeric_std_unsigned package, but thats part of the yet unsupported VHDL-2008 standard. Still there are some numeric_unsigned packages available that are not standardized, but should be compatible to it, at least for the basic operations . Have a nice simulation Eilert |
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嗨，谢谢你，Roy和Eilert。
问题是缺少std_logic_unsigned包。 一旦我在testbench文件中添加了std_logic_unsigned包，问题就消失了。 现在我可以做模拟。 最诚挚的问候，杰夫 以上来自于谷歌翻译 以下为原文 Hi, thank you, Roy and Eilert. the problem is missing std_logic_unsigned package. once I add std_logic_unsigned package in testbench file, problem gone. now i can do simulation. Best Regards, Jeff |
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jeffzhang写道：嗨，谢谢你，Roy和Eilert。
问题是缺少std_logic_unsigned包。 一旦我在testbench文件中添加了std_logic_unsigned包，问题就消失了。 现在我可以做模拟。 最诚挚的问候，杰夫 请改用numeric_std。 （感谢h / t，Eilert！） ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 jeffzhang wrote:Use numeric_std instead. (Thanks for the h/t, Eilert!) ----------------------------Yes, I do this for a living. |
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嗨巴斯曼，
这些是文件中使用的原始包： 库ieee;使用ieee.std_logic_1164.all;使用ieee.std_logic_arith.all;使用ieee.std_logic_textio.all;使用ieee.numeric_std.all; 但它有问题！ 这些是文件中使用的当前包： 库ieee;使用ieee.std_logic_1164.all;使用ieee.std_logic_arith.all;使用ieee.std_logic_textio.all;使用ieee.numeric_std.all;使用IEEE.std_logic_unsigned.all; ......它有效！ 杰夫 以上来自于谷歌翻译 以下为原文 Hi Bassman, Those are original packages used in file: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_textio.all; use ieee.numeric_std.all; But it got problem! these are current packages used in file: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_textio.all; use ieee.numeric_std.all; use IEEE.std_logic_unsigned.all; ... And it works! Jeff |
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使用多个std_logic_arith，numeric_std和std_logic_unsigned会为以后存储故障.numeric_std具有您实际需要的所有类型和功能。
------------------------------------------“如果它不起作用 模拟，它不会在板上工作。“ 以上来自于谷歌翻译 以下为原文 Using more than one of std_logic_arith, numeric_std, and std_logic_unsigned is storing trouble up for later. numeric_std has all the types and functions that you actually need. ------------------------------------------ "If it don't work in simulation, it won't work on the board." |
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jeffzhang写道：
嗨巴斯曼， 这些是文件中使用的原始包： 库ieee;使用ieee.std_logic_1164.all;使用ieee.std_logic_arith.all;使用ieee.std_logic_textio.all;使用ieee.numeric_std.all; 但它有问题！ 这些是文件中使用的当前包： 库ieee;使用ieee.std_logic_1164.all;使用ieee.std_logic_arith.all;使用ieee.std_logic_textio.all;使用ieee.numeric_std.all;使用IEEE.std_logic_unsigned.all; ......它有效！ 杰夫 你知道那些包里有什么吗？ 这并不重要。 1164定义了std_（u）逻辑和std_（u）logic_vector类型。 numeric_std声明有符号和无符号类型，以及与std_（u）logic_vector之间的转换。 std_logic_arith及其伴侣std_logic_unsigned（或std_logic_signed - 并且你不能同时使用它们！）允许对std_logic_vectors进行数值运算，这是一种类似的方式。 你发现了一部分bodge - 通过只使用std_logic_arith，你实际上没有在std_logic_vector上定义任何操作。 当你使用std_logic_unsigned时，运算符重载为“+”，而其他用于std_logic_vectors的运算符可用，这就是它工作的原因。 绕过std_logic_arith中的所有废话并使用numeric_stdexclusively和DELETE使用子句来实现源中不实际使用的包。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 jeffzhang wrote:Do you know what's in those packages? This is not unimportant. 1164 defines the std_(u)logic and std_(u)logic_vector types. numeric_std declares the signed and unsigned types, and conversions to and from std_(u)logic_vector. std_logic_arith and its companion std_logic_unsigned (or std_logic_signed -- and you can't use them at the same time!) allow numerical operations on std_logic_vectors, in a bodge sort of way. You discovered part of the bodge -- by using only std_logic_arith, you haven't actually defined any operations on std_logic_vector. When you used std_logic_unsigned, the operator overloads for "+" and the others which work on std_logic_vectors were available, which is why it worked. Bypass all of the nonsense in std_logic_arith and use numeric_std exclusively and DELETE use clauses for packages you don't actually use in the source. ----------------------------Yes, I do this for a living. |
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嗨rcingham＆amp; Bassman，谢谢你提醒我使用这些包。
我不得不说到目前为止我没有对这些软件包给予足够的重视。原始文件来自Xilinx coregen。 它有一些这样的代码：（1）hwrite（Lglobal，std_logic_vector（to_unsigned（i，4）））;（2）PROC_READ_CFG_DW（conv_std_logic_vector（1,10），cfg_rdwr_int）;我认为他们使用std_logic_arith和numeric_std的原因是什么 这里。 我同意这不是很好的编码行为。 我遇到的问题是，我需要在std_logic_vector上进行数值运算。 但是numeric_std不支持这一点。 它需要转换为unsigned / signed。 由于我大部分时间都在使用std_logic_vector，因此使用带有转换功能的numeric_std并不方便。 所以在这种情况下，使用std_logic_unsigned似乎是一个更好的选择.Jeff 以上来自于谷歌翻译 以下为原文 Hi rcingham&Bassman, thank you to reminder me about using those packages. I have to say I didn't pay enough attention to those packages until now. the original file is from Xilinx coregen. it has some code like this: (1) hwrite(Lglobal, std_logic_vector(to_unsigned(i, 4))); (2) PROC_READ_CFG_DW(conv_std_logic_vector(1, 10), cfg_rdwr_int); I think what is why they use std_logic_arith and numeric_std here. I agree this is not good coding behavior. the problem I had is, I need to do numerical operation on std_logic_vector. but numeric_std doesn't support that. it need cast to unsigned/signed. since I am using std_logic_vector most time, using numeric_std with conversion function is not convenient. so in this case, using std_logic_unsigned seems to be a better choice. Jeff |
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jeffzhang写道：我遇到的问题是，我需要对std_logic_vector进行数值运算。
但是numeric_std不支持这一点。 它需要转换为unsigned / signed。 由于我大部分时间都在使用std_logic_vector，因此使用带有转换功能的numeric_std并不方便。 所以在这种情况下，使用std_logic_unsigned似乎是一个更好的选择.Jeff “给我带来便利，或者给我死！” 说真的，克服一下类型转换/转换。 它们并不那么困难，肯定不会那么CONV_INTEGER（）之类的东西。 或者，做大多数人做的事情，只需将相关信号声明为unsigned（）或signed（），然后就不需要转换。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 jeffzhang wrote:"Give me convenience, or give me death!" Seriously, get over the typecast/conversions. They're not that difficult, certainly no more so that CONV_INTEGER() and the like. Or, do what most people do and simply declare the relevant signals as unsigned() or signed() and then there's no conversion required. ----------------------------Yes, I do this for a living. |
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我也在学习VHDL并使用Vivado编写测试平台....
我查看了VHDL参考手册，VHDL设计指南，第三版，Ashenden，第308页，例9.4。 本节讨论的是标准数字包。 我只是想在计数器中添加1并将结果放入电路的输入端。 我的测试平台包含类似示例的内容（我已经注释掉了我的所有代码，除了现在示例中的内容，但最终，这将发生在DCLK的上升沿）： signal inc_reg：unsigned（7 downto 0）：= x“00”; signal inc_en：std_ulogic：='1'; counter_process：进程（DCLK）开始 inc_reg end process counter_process; 我收到错误：ERROR：[VRFC 10-724]发现运算符“+”的'0'定义，无法确定“+”的精确重载匹配定义 我正在使用这些库： 库IEEE;使用IEEE.STD_LOGIC_1164.ALL; 使用IEEE.NUMERIC_STD.ALL; 听起来我应该使用铸造而不是添加另一个库，对我来说，结果+被定义两次.... 我如何正确地投射它以使它有效？ 我应该使用不同的refence告诉我在使用Vivado时如何编写VHDL？ 谢谢， Steven R. Stadler PESenior电气工程师TSI Incorporated。 以上来自于谷歌翻译 以下为原文 I am also learning VHDL and writing a testbench using Vivado.... I looked in the VHDL reference book I have, the designers guide to VHDL, third edition, Ashenden, page 308, example 9.4. This section is talking about the standard numeric package. I'm just trying to add 1 to a counter and put that result into an input of my circuit. My testbench contains something like the example (I commented out all my code except for what is in the example for now, but eventually, this will happen on the rising edge of DCLK): signal inc_reg : unsigned ( 7 downto 0 ) := x"00"; signal inc_en : std_ulogic := '1'; counter_process : process (DCLK) is begin inc_reg <= inc_reg + inc_en; end process counter_process; I get the error: ERROR: [VRFC 10-724] found '0' definitions of operator "+", cannot determine exact overloaded matching definition for "+" I am using these libraries: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; It sounds like I am supposed to use casting instead of adding another library, whish, for me results in + being defined twice.... How do I properly cast this so it works?? Is there a different refence I should be using that tells me how to write VHDL when using Vivado? Thank You, Steven R. Stadler PE Senior Electrical Engineer TSI Incorporated . |
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我通过这样做得到了这个：
signal DCLK：std_logic：='0'; 信号计数：STD_LOGIC_VECTOR（7 downto 0）：= x“00”; signal inc_reg：unsigned（7 downto 0）：= x“00”; signal inc_en：unsigned（7 downto 0）：= x“01”; counter_process：进程（DCLK）开始if（io_reset ='1'）然后计数elsif（rising_edge（DCLK））然后inc_reg count end if; 结束进程counter_process; 有没有更正确的方法来做到这一点？ 谢谢， Steven R. Stadler PESenior电气工程师TSI Incorporated。 以上来自于谷歌翻译 以下为原文 I got this working by doing this: signal DCLK : std_logic := '0'; signal count : STD_LOGIC_VECTOR ( 7 downto 0 ) := x"00"; signal inc_reg : unsigned ( 7 downto 0 ) := x"00"; signal inc_en : unsigned ( 7 downto 0 ) := x"01"; counter_process : process (DCLK) is begin if (io_reset = '1') then count <= X"00"; elsif (rising_edge(DCLK)) then inc_reg <= inc_reg + inc_en; count <= std_logic_vector(inc_reg); end if; end process counter_process; Is there a more correct way to do this? Thank You, Steven R. Stadler PE Senior Electrical Engineer TSI Incorporated . |
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我正在阅读Pong Chu的书“VHDL实例的FPGA原型”，第3章的开头回答了我关于类型和铸造的所有问题。
Steven R. Stadler PESenior电气工程师TSI Incorporated。 以上来自于谷歌翻译 以下为原文 I'm reading the book "FPGA Prototyping By VHDL Examples", by Pong Chu, and the beginning of chapter 3 answered all my questions about types and casting. Steven R. Stadler PE Senior Electrical Engineer TSI Incorporated . |
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只有小组成员才能发言，加入小组>>
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