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你好
我有一个关于时钟断言的问题 基本上我的实验是JESD204B测试（KC 705带DAC37J82板） 这是基本设置 FPGA clk（IP内核时钟来自另一个DAC板通过FMC连接器） 系统工作正常 1.首先完成另一个DAC板设置的时钟（在GUI程序中配置DAC时钟设置） 2.然后再下载FPGA映像 当我首先切换下载图像的序列，然后稍后设置时钟， 系统不起作用。 我没有通过调试器看到任何数据流。 任何人都知道如何解决这个问题？ 我认为切换时钟断言序列可以被视为一般问题，而不是因为特定的板配置。 希望任何人都可以帮助我解决这个问题 谢谢 以上来自于谷歌翻译 以下为原文 Hi I have one question regarding to clock assertion Basically my experiment is JESD204B test(KC 705 with DAC37J82 board) Here is basic set up for FPGA clk (IP core clock is coming from another DAC board through FMC connector) The system works fine when 1. the clock at the another DAC board setting is done first (DAC clock setting is configured in GUI program) 2. then download FPGA image later when I switch the sequence like download image first, then clock setting later, the system doesn't work. I don't see any data streaming through debugger. Anyone has idea how to solve this problem? I think switching clock assertion sequence can be considered as general issue, not because of specific board configuration. Hopely anyone can help me on this problem Thank you 
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10个回答
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T，
如果设计使用mmcm（pll），那么您将需要重置它，并等待它处于lockewd状态，然后才能执行所需的操作。 我怀疑一个序列工作，另一个不仅仅是因为这个原因（在DONE被断言后PLL在启动时复位）。 Austin Lesea主要工程师Xilinx San Jose 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 t, If the design is using a mmcm (pll), then you will need to reset it, and wait til it is in the lockewd state before it will do what is required. I suspect that one sequence works, and the other does not just for that reason (the PLL is reset on startup after DONE is asserted). Austin Lesea Principal Engineer Xilinx San JoseView solution in original post |
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T，
如果设计使用mmcm（pll），那么您将需要重置它，并等待它处于lockewd状态，然后才能执行所需的操作。 我怀疑一个序列工作，另一个不仅仅是因为这个原因（在DONE被断言后PLL在启动时复位）。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 t, If the design is using a mmcm (pll), then you will need to reset it, and wait til it is in the lockewd state before it will do what is required. I suspect that one sequence works, and the other does not just for that reason (the PLL is reset on startup after DONE is asserted). Austin Lesea Principal Engineer Xilinx San Jose |
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谢谢@奥斯汀
系统正在重置mmcm_reset 系统的问题是RX＆amp; amp; TX。 所以，我认为这将是灵魂之一。 但是，JESD204B（TX / RX / PHY）具有分离复位（core_reset） JESD204B时钟来自其他来源，而不是来自MMCM MMCM的时钟源于GTP tranceiver＆amp; amp; amp; amp; amp; amp; amp; amp; amp; amp; amp; amp; amp; AXI，没有任何东西与RX / TX / PHY直接相关 那么，这个重置对系统同步的影响如何？ 我很难找，但很难找到。 如果你不介意的话，你能解释一下吗？ 无论如何，非常感谢你 以上来自于谷歌翻译 以下为原文 Thank you @austin the system is working with reseting mmcm_reset The probelm of the system was kind of synchronization between RX & TX. So, I thoughtreset would be one of the soultion. However, JESD204B (TX/RX/PHY) has seperated reset (core_reset) JESD204B clock is coming from other source, not from MMCM The clock from MMCM is source for drpclk for GTP tranceiver & AXI, nothing is related with RX/TX/PHY directly Then, how this reset effect on the system synchronization? I am stiil searching but it is hard to find. Can you explain it, if you don't mind ? Anyway thank you so much |
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我忘了提一件事
mmcm_reset与所有IP复位（TX / RX / PHY）相关联 这是系统工作的原因吗？ 谢谢 以上来自于谷歌翻译 以下为原文 I forgot to mention one thing mmcm_reset was tied with all IP's reset (TX/RX/PHY) is this the reason why the system is working? thank you |
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T，
听起来很可能，是的。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 t, Sounds very likely, yes. Austin Lesea Principal Engineer Xilinx San Jose |
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嗨TW，
我还在使用连接到TI DAC37J82EVM的KC705。 我一直在为TI网站上的参考设计苦苦挣扎，我想知道你是否可以分享你的设计？ 如果没有，你能指出任何能帮助我在KC705上与DAC37J82EVM通信的简单设计吗？ 提前致谢， 安德鲁 以上来自于谷歌翻译 以下为原文 Hi TW, I'm also working with a KC705 connected to a TI DAC37J82EVM. I've been struggling with the reference design on TI's website and I was wondering if you could please share your design? If not, can you point to any references that will help me get a simple design on the KC705 talking to the DAC37J82EVM? Thanks in advance, Andrew |
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Hi@andrew.wang.735
这取决于你想要什么。 设置JESD的频率后，可以使用ref设计。 让我知道有关您设计的详细信息，如时钟，数据宽度等 然后，您必须为ref时钟设置DAC37J82 GUI设置，因为JESD204B从TI板获取时钟。 先告诉我细节。 谢谢 以上来自于谷歌翻译 以下为原文 Hi @andrew.wang.735 It depends on what you want. You can use ref design once you set up the freq for JESD. Let me know the detailed information about you design such as clock, data width...etc Then, you have to set up DAC37J82 GUI setting for ref clock, since JESD204B obtains clock from TI board. Let me know the detail first. Thanks |
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嗨tw011，
谢谢你的帮助！ 我使用的时钟是200MHz，16位数据宽度。 至于DAC37J82EVM，我正在使用的设置是： DAC数据输入速率：368.84M SERDES数量：4 插值：1 板载EVM时钟模式 LMFS：4211 对不起，如果我错过了什么，我是JESD的新手。 如果我错过了什么，请告诉我。 谢谢！ 安德鲁 以上来自于谷歌翻译 以下为原文 Hi tw011, Thanks for helping! The clock I'm using is 200MHz with 16-bit data widths. As for the DAC37J82EVM, the settings I'm using are: DAC Data Input Rate: 368.84M Number of SERDES: 4 Interpolation: 1 Onboard EVM Clocking Mode LMFS: 4211 Sorry if I'm missing something, I am new to JESD. Let me know if I'm missing something. Thanks! Andrew |
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嗨安德鲁
你说你使用200MHz和16bit。 这是否意味着你从“机上”使用200MHz？ 还是来自MMCM？ 我的情况是，我使用了DAC板上的freq（两种类型; ref_clk，glb_clk）。 ref clk转到JESD_phy glb clk转到JESD_core 我不确定您是否可以使用来自不同来源的时钟，例如来自DAC板和FPGA板的时钟。 这是一个简短的说明。 让我知道您希望我解释哪一部分。 如果你打开“DAC3XJ8X”， 如果选择带有通道4的DAC37J82，则插值1 然后，它将为配置生成默认值＆amp; 写入DAC / LMK寄存器 然后，您将在LMK04828中输出时钟。 然后，您可以将DAC端口与FPGA clk输入端口匹配。 所以，如果您需要更多细节，请告诉我 谢谢 以上来自于谷歌翻译 以下为原文 Hi andrew you said you use 200MHz with 16bit. does it mean that you use 200MHz from "on board" ? or from MMCM? My case, I used the freq (two types; ref_clk, glb_clk) from DAC board. ref clk goes to JESD_phy glb clk goes to JESD_core I am not sure that you can use clocks from different sources such as one from DAC board and from FPGA board. Here is a brief instruction. Let me know which part you want me to explain. if you open "DAC3XJ8X", if you choose DAC37J82 with lane 4 , interpolation1 Then, it will generate default value for the configuration & write into the DAC/LMK register Then, you will have output clock in LMK04828. Then you can match the port of DAC with FPGA clk input port. So, let me know if you need more detail, Thank you |
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HI@andrew.wang.735
顺便问一下，你有参考设计吗？ 你从xilinx下载了吗？ 谢谢 以上来自于谷歌翻译 以下为原文 HI @andrew.wang.735 By the way, do you have the reference design? did you download from xilinx? Thanks |
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