完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛
3879
|
嗨，大家好，
当我合成我的项目时，检测到错误[Synth 8-316]非法模块递归。 这意味着什么以及如何解决问题？ 我在互联网上搜索，但我找不到答案。 谢谢！ 以上来自于谷歌翻译 以下为原文 Hi everyone, when I synthesize my project, there is an error [Synth 8-316] illegal module recursion detected. What does this mean and how to solve the problem? I search on internet, but I cannot find the answer. Thank you! 
0
|
|
相关推荐
3个回答
|
|
|
如果您发布代码，帮助您会容易得多...
但是，从消息中看来，模块似乎试图实例化自身的实例（这就是递归意味着什么） - 直接或通过其他实例。 虽然递归是软件算法编码中非常强大的工具，但在RTL编码中它是没有意义/不可能/非法的。 Avrum 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 It would be much easier to help you if you posted the code... But, from the message, it seems that a module is trying to instantiate an instance of itself (that's what recursion means) - either directly, or through other instances. While recursion is a very powerful tool in the coding of software algorithms, it is meaningless/impossible/illegal in RTL coding. Avrum View solution in original post |
|
|
|
|
|
如果您发布代码，帮助您会容易得多...
但是，从消息中看来，模块似乎试图实例化自身的实例（这就是递归意味着什么） - 直接或通过其他实例。 虽然递归是软件算法编码中非常强大的工具，但在RTL编码中它是没有意义/不可能/非法的。 Avrum 以上来自于谷歌翻译 以下为原文 It would be much easier to help you if you posted the code... But, from the message, it seems that a module is trying to instantiate an instance of itself (that's what recursion means) - either directly, or through other instances. While recursion is a very powerful tool in the coding of software algorithms, it is meaningless/impossible/illegal in RTL coding. Avrum |
|
|
|
|
|
Avrum，
实际上，递归在RTL设计中与在软件中一样有用并且工作正常（在Simulation和Vivado综合中）。 适用相同的规则 - 您必须在最低级别具有某种适当的终止条件。 我猜猜pligroup的终止条件有问题。 我们在所有版本的Vivado中都使用了递归。 我想我们甚至在ISE中使用过它。 工作正常。 *编辑*我正在谈论OP的消息所指示的模块递归。 我们还在函数调用中使用了递归。 这也有效。 问候， 标记 以上来自于谷歌翻译 以下为原文 Avrum, Actually recursion is just as useful in RTL design as in software and works fine (both in Simulation, and Vivado synthesis). Same rules apply - you must have some kind of appropriate terminating condition at the lowest level. I'm guessing there's something wrong with pligroup's terminating condition. We've used recursion in all versions of Vivado. I think we even used it in ISE. Works fine. *EDIT* I'm speaking of module recursion as the OP's message indicates. We've also used recursion within function calls. That works too. Regards, Mark |
|
|
|
|
只有小组成员才能发言，加入小组>>
2432 浏览 7 评论
2831 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2300 浏览 9 评论
3379 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2471 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1431浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
597浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
463浏览 1评论
2016浏览 0评论
739浏览 0评论
/7 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
3183
