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大家好，
我试图在Linux上使用Vivado的VHDL项目使用命令行工作流程。 关于这个工作流程，我有三个问题： - 目前我使用makefile来调用xvhdl，xelab和xsim。现在我只对使用xsim模拟我的VHDL代码感兴趣并在waveviewer中查看结果。 我使用外部编辑器编写VHDL代码本身。 使用makefile是首选方法还是应该使用基于Tcl的流程？ - 我无法弄清楚如何使用我当前的工作流程来使用我的VHDL测试平台（见上文）。 我确实看到了波形查看器，但所有信号都是未定义的。 目前我的项目只包含两个文件：and_gate.vhd和and_gate_tb.vhd。 如何使用我的测试平台作为AND门的激励并在waveviewer中查看输入和输出信号？ - 在我更改VHDL文件后，有没有办法让Vivado窗口保持活动状态并重新模拟？ 以上来自于谷歌翻译 以下为原文 Hi all, I am trying to use a command line workflow for my VHDL project with Vivado on Linux. Regarding this workflow I have three questions: - Currently I use a makefile to call xvhdl, xelab and xsim. For now I am only interested in simulating my VHDL code using xsim and view the result in the waveviewer. I use an external editor to write the VHDL code itself. Is using a makefile the preferred approach or should I use a Tcl based flow instead? - I cannot figure out how to use my VHDL testbench using my current workflow (see above). I do get to see the waveform viewer but all signals are undefined. For now my project only consists of two files: and_gate.vhd and and_gate_tb.vhd. How can I use my testbench as stimulus for my AND gate and view my input and output signals in the waveviewer? - Is there a way to keep the Vivado window alive and re-simulate after I make a change to my VHDL files? 
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2个回答
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嗨@ymulder
请参阅https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_4/ug937-vivado-design-suite-simulation-tutorial.pdf中的实验3。 谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 以上来自于谷歌翻译 以下为原文 Hi @ymulder Refer to Lab 3 in https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_4/ug937-vivado-design-suite-simulation-tutorial.pdf Thanks,Vijay -------------------------------------------------------------------------------------------- Please mark the post as an answer "Accept as solution" in case it helped resolve your query. Give kudos in case a post in case it guided to the solution. |
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感谢您的链接@ vijayak。
我能够使用我的测试平台进行模拟并获得所需的结果。 我想知道其他的事情。 是否可以为xvhdl，xelab和xsim实用程序定义特定位置，以便将* .jou，* .log等文件放在我的项目的根目录中？ 此外，在我更改VHDL文件后，是否可以保持Vivado窗口处于活动状态并重新模拟？ 目前Vivado每次都要重启，这很烦人。 以上来自于谷歌翻译 以下为原文 Thank you for the link @vijayak. I was able to simulate with my testbench and obtain the desired result. I was wondering something else though. Is it possible to define a specific location for the xvhdl, xelab and xsim utilities to put their *.jou, *.log, etc files instead of in the root of my project? Also, is it possible to keep the Vivado window alive and re-simulate after I make a change to my VHDL files? Currently Vivado has to restart every time which is rather annoying. |
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