完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛|
大家好，
我想设计自己的DDR控制器并在FPGA上验证它。 我将在verilog中实现 我刚开始阅读JESDC79C DDR规格.. 但我很困惑如何编写那些初始化序列？ 请建议如何处理这个设计DDR控制器的项目。 我是DDR新手，感到困惑。 任何帮助，将不胜感激。 谢谢 以上来自于谷歌翻译 以下为原文 Hi all, I want to design my own DDR controller and validate it on FPGA. I am going to implement in verilog I have just started reading JESDC79C DDR specifications.. But I am confused how to write those initialization sequences? Please suggest how to approach this project of designing DDR controller. I am new to DDR, getting confused. Any help would be appreciated. Thanks 
0
|
|
相关推荐
3个回答
|
|
|
@ anurag18，
一个很好的起点是研究Xilinx MIG内核的功能。 在新项目中生成MIG IP，通过右键单击inst生成其example_design。 核心，然后通过首先阅读MIG规范并仔细跟踪仿真波形来研究它。 -------------------------------------------------- -------------------------------------------------- ---- FPGA爱好者！------------------------------------------- -------------------------------------------------- ----------- 以上来自于谷歌翻译 以下为原文 @anurag18, A good starting point would be to study the functioning of the Xilinx MIG core. Generate the MIG IP in a new project, generate its example_design by right-clicking on the inst. core and then study it by first reading the MIG spec and minutely following the simulation waveforms. -------------------------------------------------------------------------------------------------------- FPGA enthusiast! -------------------------------------------------------------------------------------------------------- |
|
|
|
|
|
你好@ anurag18
我建议阅读JESD79C中的初始化部分。 另外，我建议使用状态机初始化序列。 最好的祝福， 以上来自于谷歌翻译 以下为原文 Hi @anurag18 I suggest to read initialize section in JESD79C. Also, I suggest to use a state machine for initialize sequence. Best regards, |
|
|
|
|
|
感谢@ dpaul24和@ watari的建议。
我将遵循这一点，并尝试实施。 谢谢 以上来自于谷歌翻译 以下为原文 Thanks for the suggestions @dpaul24 and @watari. I will follow that and ll try implementing. Thanks |
|
|
|
|
只有小组成员才能发言，加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2459 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1155浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
583浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
449浏览 1评论
2004浏览 0评论
728浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
4929
评论
淘帖
1372
