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嗨，大家好
我是sandeep，是FPGA的新手。我目前正在开发一个项目，开发一个模块，负责处理从PLC接收的数据的加密和解密任务。 我需要为没有处理器的项目选择FPGA。 那么请你帮我选择FPGA。 注意：我的FPGA不需要以太网连接，也没有嵌入式处理器。 先谢谢你。 -Sandeep 以上来自于谷歌翻译 以下为原文 Hi Guys I am sandeep, a newbie in FPGA's.I am presently working on a project developing a module which does the encryption and decryption tasks of the data received from a PLC. I need to select a FPGA for my project which has no processor. So could u guys please help me on selecting the FPGA. Note: My FPGA needs no ethernet connectivity and no embedded processore as told. Thank you in advance. -Sandeep 
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sandeep424写道：嗨伙计们
我是sandeep，是FPGA的新手。我目前正在开发一个项目，开发一个模块，负责处理从PLC接收的数据的加密和解密任务。 我需要为没有处理器的项目选择FPGA。 那么请你帮我选择FPGA。 注意：我的FPGA不需要以太网连接，也没有嵌入式处理器。 先谢谢你。 -Sandeep 你能给我们更少的继续吗？ 您需要多少个I / O引脚？ 这些I / O使用的电压是多少？ 需要什么时钟速度？ 你以前做过任何逻辑设计吗？ ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 sandeep424 wrote:Can you give us even LESS to go on? How many I/O pins do you need? What voltages are these I/Os using? What clock speed is required? Have you ever done any logic design before? ----------------------------Yes, I do this for a living. |
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谢谢你的快速回复....
我不认为我应该知道我的FPGA的I / O引脚数量（可能是我错了）。 我在verilog中编写了源代码，描述了我的设计功能。 现在我需要为我的模块生成内存/ RAM，我需要将其目标FPGA详细信息输入Core生成器软件。 我需要知道我的时钟spped。 为了加密任务，我正在使用AES算法，这是我从Opencores.org获取的代码，这种代码在FPGA器件上得到了很好的实现。我的加密算法和我的整个逻辑设计都是流水线架构。 我知道我的信息可能含糊不清，但到目前为止我所做的事情就是在我们决定的时候用verilog编写代码来复制我的设计。 现在我必须决定一些FPGA系列，它不包含处理器，我可以在其上实现我的设计。 谢谢 桑迪普 以上来自于谷歌翻译 以下为原文 thanks for the fast reply.... i don't think i should know the number of I/O pins for my FPGA(may be i am wrong). I have written source code in verilog describing the functionality of my design. Now i need to generate memory/RAM for my module for which i need to enter my target FPGA details to the Core generator software. and i need to know abt my clock spped. and coming to encryption tasks, I am using AES algorithm, the code which i ahve taken it from Opencores.org which is kind of stabily implemented on the FPGA device.My encryption algorithm and my entire logic design is pipelined architecture. I know that i may be vague in my information, but the things which i ahve done till now is to just write code in verilog replicating my design as we decided. And now i have to decide on some FPGA family which consists of no processor and on which i could implement my design. Thanks Sandeep |
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然后，您可能会将现有代码定位到您可能感兴趣的部分，以评估当前的资源利用率。
综合报告将是一个估计 - 地图报告将是基于您当前设计的品质因数。 显然，您应该计划尚未开发或集成的其他接口及其相关的资源要求（BRAM，FF，LUT等） I / O引脚肯定很重要。 您必须将数据输入和输出FPGA。 根据您的界面，有不同的技术可以做到这一点。 如果您不小心，您可能很容易超过目标设备中可用的引脚数。 请注意，某些部分是模块绑定的（较小的设备的I / O比提供最大I / O数量的较大设备的I / O少），而有些则是封装的（I / O存在于芯片上但未绑定） 因为包装较小）。 您可以在选择器指南中看到： http://www.xilinx.com/publications/matrix/Product_Selection_Guide.pdf 您还必须考虑I / O银行业务（某些标准不能混合在同一个银行 - 相应的用户指南中的详细信息），SSO（家庭，封装和I / O标准的功能）等，这将限制 您可以使用的有效I / O数。 在功能，性能，密度等方面，系列之间也存在差异.Virtex FPGA针对性能，密度和功能集进行了优化，而Spartan FPGA则针对更高容量的低成本应用进行了优化。 与其他汽车不同（例如法拉利F430与丰田卡罗拉）。 他们都有4个轮子和一个发动机，但性能，目标应用，汽油里程和成本是非常不同的。 干杯， BT 消息由timpe编辑于12-18-2009 01:53 AM 以上来自于谷歌翻译 以下为原文 You should likely then target your existing code to the parts you may be interested in to gauge current resource utilization. The synthesis report will be an estimate - the map report will be the figure of merit based on your current design. Obviously you should plan for the other interfaces you haven't yet developed or integrated and their associated resource requirements (BRAM, FFs, LUTs, etc.) I/O pins definitely will matter. You have to get the data in and out of the FPGA. There are different techniques for doing this depending on your interface. If you aren't careful, you could easily exceed the number of pins available in your target device. Note that some parts are die bound (the smaller devices have less I/O than the larger ones which imposes a maximum number of I/O available) while some are package bound (the I/O exist on the die but are not bonded out because of the smaller package). You can see this in the selector guide: http://www.xilinx.com/publications/matrix/Product_Selection_Guide.pdf You also have to account for I/O banking (certain standards cannot be mixed in the same bank - details in the respective user guide), SSO (function of family, package, and I/O standard), etc. which will limit the effective number of I/O you can use. There is also a difference between families in terms of features, performance, densities, etc. Virtex FPGAs are optimized for performance, density and feature set, while Spartan FPGAs are optimized for higher volume lower-cost applications. Not unlike other cars (e.g. say Ferrari F430 vs Toyota Corolla). They both have 4 wheels and an engine, but the performance, target applications, gas mileage, and cost are very different. Cheers, bt Message Edited by timpe on 12-18-2009 01:53 AM |
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只有小组成员才能发言，加入小组>>
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