1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
大家好
我是FPGA的新手,我真的很困惑我应该对两个不同的P& SMA用户时钟的N个引脚,存在于SP605 eval中。 板。 我可以应用0到3.3v之间的时钟吗? 它安全与否? Moneer 以上来自于谷歌翻译 以下为原文 Hi every body I'm new to FPGA and I'm realy confused about how much voltage level should I apply to the two differnet P & N pins of the SMA user clock which exist in SP605 eval. board. can I apply a clock between 0 and 3.3v? is it safe or not? Moneer |
|
相关推荐
1个回答
|
|
是,
每个IO引脚都有自己的驱动器,单端接收器,DFF等。 成对的IO引脚(P,N)有差分驱动器和接收器,没有端接,有线, Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 Yes, Each IO pin has its own driver, single-ended recceiver, DFF, etc. Pairs of IO pins (P,N) have the differential drivers and receivers with ans without termination, as wired, Austin Lesea Principal Engineer Xilinx San Jose |
|
|
|
只有小组成员才能发言,加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2461 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1176浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
587浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
451浏览 1评论
2005浏览 0评论
731浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 21:26 , Processed in 1.065791 second(s), Total 77, Slave 61 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号