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我已经确定在PSOC5中有24个UDB。这些UDB可以使用Verilog进行配置。我的问题是：这些UDB的大小（在逻辑门中，像Xilinx或Altera FPGA）的大小是多少？是否每个UDB都必须独立配置，或者我可以同时使用它们吗？那么假设我有一个大于1 UDB的代码，我能用2个或更多来实现吗？
以上来自于百度翻译 以下为原文 I have established that there are 24 UDBs in the PSOC5. those UDBs can be configured using verilog. my question is: how much is the size of these UDBs (in logic gates term like in xilinx or Altera FPGAs)?? does every UDB have to be configured independently or can I just use them all at once?? so suppose I have a code that is bigger than 1 UDB, can I use 2 or more to implement it? 
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5个回答
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请看这里的HTTP://www. CyPress。Re= 6959AT USBs和DATAPATH是什么。
快乐阅读 鲍勃 以上来自于百度翻译 以下为原文 Have a look here http://www.cypress.com/?rID=69959 at what USBs and Datapath are. Happy reading Bob |
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还有一些…
HTTP://www. CyPress？COM/？RID＝40410 HTTP://www. CyPress？COM/？ID＝2401 鲍勃 以上来自于百度翻译 以下为原文 Some more... http://www.cypress.com/?rID=40410 http://www.cypress.com/?id=2401 Bob |
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DR：
每个UDB包含8个宏单元（如在PLD中），它提供192个宏单元，但另外，每个UDB包含可编程ALU和FIFO（称为数据路径），在我理解中，当使用PLD功能（宏单元）时，每个UDB将其更改为小CPU核，其中一个程序是整个PSoC。但是，当使用数据路径时，链接需要是显式的（尽管它很简单）。 以上来自于百度翻译 以下为原文 tl;dr:
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论坛软件把它搞砸了：（上面的帖子应该有一个带括号的列表，而不是简单的行……
以上来自于百度翻译 以下为原文 The forum software screwed it up again :( The posting above should have a buletted list instead of simple lines... |
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超过PLD和宏单元，每个UDB都有一个8位的数据路径，它就像一个微型CPU。您可以使用Verilog代码对它们进行编程，并将其用于基于状态机的设计，这样您就可以将PLD保存到其他胶水逻辑中。
以上来自于百度翻译 以下为原文 More than PLDs & macro-cells, each UDB has a 8-bit Datapath which is like a mini-CPU. You can program them using Verilog code and use it for state machine based designs so that you can save PLDs for other glue logics. |
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只有小组成员才能发言，加入小组>>
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