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各位大哥，求教一下，Verilog如何实现二维数组输出。看过网上的例程，一般都是拆成一维数组输出的，但是如果数组有很多个元素，那么好像写起来很麻烦，请问有没有什么方法，可以实现。谢谢各位大哥[C] 纯文本查看 复制代码
module fsmc(input clk,inout [7:0] A,inout [15:0] D,input fsmc_nwe,input fsmc_noe,input fsmc_ne,output reg [15:0] word_data [7:0]);reg [15:0] indata;//reg [15:0] word_data [7:0];//写数据到FPGAalways@(negedge fsmc_nwe or posedge clk)beginif(fsmc_nwe==0)beginif(fsmc_ne==0)beginword_data[A]<=D; endendend[C] 纯文本查看 复制代码 reg [15:0] word_data [7:0];fsmc U3(.clk(clk),.A(ADDR),.D(DATA),.fsmc_ne(fsmc_ne),.fsmc_nwe(fsmc_nwe),.fsmc_noe(fsmc_noe),.word_data(word_data)); 
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7个回答
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8位接口输出16位数据？
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有8条地址线，16条数据线
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在fpga中，我想在fsmc模块中用类似于c的那种u16 word_data【64】来存储stm32发过来的数据，其他模块word_data里面的数值。但是发现Verilog中好像没法输出类似于 [15:0]word_data[7:0]这种类似于数组的东西。
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不好意思，其他模块读取word_data里面的数值
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请问这个问题你解决了么？我遇到了同样的问题。。
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我也碰到这个问题了，想请教下，楼主你解决了吗
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只有小组成员才能发言，加入小组>>
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