[问答]

Quartus DDR3 uniphy IPcore, 从13.1升级到18.1后工作异常？

问答对人有帮助，内容完整，我也想知道答案 0 我DDR3 IP核设置了两套avalon端口，端口0只写端口1只读；我得工作流程是：端口0写完整一帧数据到DDR3，大约15ms，然端口1开始读这一帧数据大约需要25ms；但是我的帧周期是35ms，所以也就是说当我第1帧读到20ms时，第二帧的写也已经开始工作，端口0的写和端口1的读有大约5ms的一起工作时间；但我端口0和端口1发出burst请求都是严格按照各自的avl_ready为1时才工作，再由ip核为我仲裁；仿真没有问题，在quartus13.1上最终固件工作也没有问题；但是升级到quartus18.1后，一模一样的工程，数据从DDR3读出来就出错了，错误点就发生在第一帧读写端口共同工作的那5ms时，而且一旦出错后就再也不能恢复了；想请教下这个问题可能原因是哪，DDR3 SDRAM controller Uniphy IP 从13.1升级到18.1后有什么变化吗？感激不尽~ 0 0619_01.JPG (34 KB, 下载次数: 9) 已退回1积分
2019-6-19 10:41:29　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报齐奇相关推荐 • altera DDR3 UNIPHY硬核控制读操作 7353 • ddr3 sdram controller with uniphy 17.1 无法例化 3640 • 将Non-OS SDK从1.3.0升级到1.4.0后，AT CWLAP命令将无法再找到我的AP，为什么？ 377 • FPGA外接DDR3，引脚配置完成后，编译出现如下错误 11239 • V3.30升级导入问题 1027 • 从MBLAB x ide v3.15升级到v3.30后出现错误意味着什么？ 2004 • 调用模块DDR3 UniPHY 问题 52428 • ST25R3916B与ST25R3911程序与硬件兼容么？如何从ST25R3911升级到ST25R3916B？ 227 • Quartus 18.1精简版仿真问题 7002 • labview操作word文件 10614