[问答]

如何构建一个16位的数据通路？

944 Verilog 寄存器

问答对人有帮助，内容完整，我也想知道答案0 我一直在尝试设计一个简单的减法例程的16位数据路径。用一个8位的数据路径很简单，但不知怎的我不知道如何构建一个16位的数据通路。我想问题是Verilog模块的状态寄存器信号表明计算已经完成。这里有人能看出来并找出确切的问题吗？我在捆这捆。我会很感激你的回应。 Testl 1yDATAPATHY1.CYWRK.SARVEV06ZIP 241.3 K 以上来自于百度翻译以下为原文 I have been trying to design a 16 bit Datapath for simple subtrac tion routine. It was pretty simple with an 8 bit datapath but somehow I can not figure out how to build a 16 bit one. I guess the problem is with status register signals from the Verilog module that indicate that calculation has been completed. Can someone here look at it and identify the exact problem? I am attaching the bundle. I will be grateful for a response. Test_1_Datapath_1.cywrk.Archive06.zip241.3 K 0
2019-6-24 10:42:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 36切53 该类别下有 65 个回答。邀请回答 hnui2002 该类别下有 50 个回答。邀请回答细水爱长流该类别下有 33 个回答。邀请回答不cdvdhgdh 该类别下有 31 个回答。邀请回答 iwuwjgj 该类别下有 26 个回答。邀请回答 cslb2000 该类别下有 25 个回答。邀请回答珠海易胜该类别下有 23 个回答。邀请回答 ggfx 该类别下有 23 个回答。邀请回答 h1654155958.0210 该类别下有 22 个回答。邀请回答 hrtuoyu 该类别下有 22 个回答。邀请回答 ncmza 该类别下有 21 个回答。邀请回答 shaoye88 该类别下有 21 个回答。邀请回答瑾年Invader 该类别下有 20 个回答。邀请回答望望Ll 该类别下有 20 个回答。邀请回答 april_yu 该类别下有 20 个回答。邀请回答 zkzk196599 该类别下有 19 个回答。邀请回答 lucas_songlea 该类别下有 18 个回答。邀请回答 nvwuwy 该类别下有 18 个回答。邀请回答 zhan81411 该类别下有 17 个回答。邀请回答 cmh22 该类别下有 17 个回答。邀请回答举报徐梦灵相关推荐 • 如何使视频信号数据通路最佳化？903 • 如何将端口引脚连接到数据通路寄存器？918 • FPGA浮点IP内核有哪些优势？2091 • 微控制器系统中CPU任务怎么解放？1247 • PSOC4100M项目无法使用两个SCB组件编译617 • 分配16位状态/控制寄存器的典型方法是什么？1942 • 无法将控制文件设计打包到4个UDB中去1283 • 蜂鸟e203MDV复用ALU加法器，如何解决它们的资源冲突问题？269 • 请问是否可以访问Verilog中的A0寄存器的内容？1704 • 如何利用Spartan-3 FPGA进行LVDS信号倒相设计？787