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更改时钟频率后，SW Tx UART输出出现乱码

问答对人有帮助，内容完整，我也想知道答案 0 正如标题所说，SW TX UART输出在代码中改变时钟频率之后被篡改。我正在运行CY8CKIT-042-BLE ECO＝24兆赫 UART波特率在组件中设置为19200 &代码； /内部低功耗振荡器停止，因为它不用于这个项目/CysSyCLKORITCHOMER（）；//这实际上已经在PSoC Creator的时钟设置中完成了，但是这就是它在代码中是如何实现的。/设置除法器为ECO，ECO将被用作源当IMO被关闭以节省功率/CysSyClCluleCeoDeV（CythySylClkE-ECOODIV8）；//-GT；提供3 MHz时钟。SW TX UART组件可接受的最低时钟。/改变从IMO到ECO的HF时钟源，因为IMO不是必需的，并且可以停止以节省功率/CysSylClkEngfClkDead（CythySysClkHfClkIKECO）；/停止IMO以降低功耗/CysSyClimoCo（）；CySysFlashSetWaitCycles可以在降低SysClk＊CL之后可选地调用。为了提高CPU性能，采用了CK频率。* / CysSysFlash设置（3）；/ /频率为MH/更新延迟频率，因为时钟频率已改变/CyDelayFrq（300 000 UL）；＆代码/代码；我将一些调试输出到UART，并且在更改时钟之前输出微调。我认为在改变FRQQ时调用CyDelayFrq应该足够了。我错过什么了吗？ Br 马丁以上来自于百度翻译以下为原文 As title says the SW Tx UART output is garbled after changing the clock frequency in code. I am running on the CY8CKIT-042-BLE-A ECO = 24 MHz UART baud rate set in component to 19200 /* Internal low power oscillator is stopped as it is not used in this project / CySysClkIloStop(); // This is actually already done in the clock settings in PSoC Creator, but this is how it is achieved in code. / Set the divider for ECO, ECO will be used as source when IMO is switched off to save power / CySysClkWriteEcoDiv(CY_SYS_CLK_ECO_DIV8); // --> Provides a 3 MHz clock. Lowest clock acceptable for SW Tx UART component. / change HF clock source from IMO to ECO, as IMO is not required and can be stopped to save power / CySysClkWriteHfclkDirect(CY_SYS_CLK_HFCLK_ECO); / stop IMO for reducing power consumption / CySysClkImoStop(); / CySysFlashSetWaitCycles can optionally be called after lowering SYSCLK * clock frequency in order to improve the CPU performance. / CySysFlashSetWaitCycles(3); // Frequency in MHz / Update Delay frequency as clock frequency has changed */ CyDelayFreq(3000000UL); I output some debug to the UART and it outputs fine before i change the clocks. I thought that it should be enough to call CyDelayFreq when changing the freq. Do I miss something ? br, Martin 0
2019-7-1 08:40:27　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 36切53 该类别下有 65 个回答。邀请回答 hnui2002 该类别下有 50 个回答。邀请回答细水爱长流该类别下有 33 个回答。邀请回答不cdvdhgdh 该类别下有 31 个回答。邀请回答 iwuwjgj 该类别下有 26 个回答。邀请回答 cslb2000 该类别下有 25 个回答。邀请回答 ggfx 该类别下有 23 个回答。邀请回答珠海易胜该类别下有 23 个回答。邀请回答 hrtuoyu 该类别下有 22 个回答。邀请回答 h1654155958.0210 该类别下有 22 个回答。邀请回答 ncmza 该类别下有 21 个回答。邀请回答 shaoye88 该类别下有 21 个回答。邀请回答 april_yu 该类别下有 20 个回答。邀请回答瑾年Invader 该类别下有 20 个回答。邀请回答望望Ll 该类别下有 20 个回答。邀请回答 zkzk196599 该类别下有 19 个回答。邀请回答 nvwuwy 该类别下有 18 个回答。邀请回答 lucas_songlea 该类别下有 18 个回答。邀请回答 cmh22 该类别下有 17 个回答。邀请回答 fan7572 该类别下有 17 个回答。邀请回答举报王欢相关推荐 • 请问Silicon Labs时钟芯片Si5332如何更改时钟输出频率？ 520 • SW_Tx_UART版本1.10错误 733 • UART示例如何更改时钟？ 253 • UART波特率出现乱码的原因是什么？如何解决？ 6865 • 求助51的电子时钟出现问题 2430 • 如何解决STM32串口uart输出乱码问题？ 2060 • CC3200调试串口UART出现乱码问题怎么解决？ 762 • 如何设置pmod输出所需的帮助？ 1396 • UART1串口查询收发一直出现乱码 1527 • LM3S5956的UART1配置到PB0\|PB5时，出现乱码。 1260 1个回答

答案对人有帮助，有参考价值 0 我找到了解决办法。我错误地相信ECODIV是SysCLK的分配器，但它是HFCLK的。由于SysCK分频器在设置中设置为2，时钟被进一步划分为1.5兆赫。所以我补充了一句： /改变SysCLK的预分频器-设置为1，因为ECO已经除以8×/CysSysCy刻刻ysCLKDIV（CythySyl CkkySysCLKYDIV1）；设置ECO为HFCLK源后。 Br 马丁以上来自于百度翻译以下为原文 I found the solution. I falsely believed the EcoDiv was the divider for the SYSCLK, but is it for the HFCLK. And since the SYSCLK divider was set to 2 in the settings, the clock got divided further down to 1.5 MHz. So i added the line: / Change Prescaler for SYSCLK - set to 1, since ECO is already divided by 8*/ CySysClkWriteSysclkDiv(CY_SYS_CLK_SYSCLK_DIV1); After setting ECO as HFCLK source. br, Martin

2019-7-1 08:52:45 评论举报王欢