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大家好
我正在研究vertix5I只出现了20 MHz的极低频率!!!!!!我如何将它提升到超过这么多频率注意我使用的程序是有一个设计师管道（5阶段）和16byte输入来自 的BlockRAM 上帝掌管一切事物 以上来自于谷歌翻译 以下为原文 hi all I'm working on vertix5 I have appeared very low frequency 20 MHz only !!!!!! How can I raised it to more than this much frequency Note that I use The program is to have a designer pipeline(5 stage ) and 16byte input from the blockram God has power over all things 
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2019-7-3 09:09:49
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什么是时间限制？
请发布时序分析器报告的最坏情况路径的全文。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 And what was that timing constraint? Please post the full text of the worst case path as reported by the timing analyzer.------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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其实我看这个位置（网站）并找到了解决方案但略微提高了频率。
我将在稍后详细地向您发送问题 谢谢你的回答 上帝掌管一切事物 以上来自于谷歌翻译 以下为原文 Actually I look at this location( site ) and found the solution But slightly raising the frequency . i Will send for you the problem in detail at a later time and thank for your answer God has power over all things |
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这是你想要的信息?????
时序约束：时钟'CLK'时钟周期的默认周期分析：43.729ns（频率：22.868MHz）路径/目标端口总数：619803446926940820000000000000000/14277 ----------------- -------------------------------------------------- ------延迟：43.729ns（逻辑电平= 149）源：decode_stage / rtNum_1（FF）目标：exe_stage / aluOut_127_BRB2（FF）源时钟：CLK上升目标时钟：CLK上升数据路径：decode_stage / rtNum_1到 exe_stage / aluOut_127_BRB2 我需要回答有关问题的问题 以下有何不同 扇出，门延迟和净延迟？ 上帝掌管一切事物 以上来自于谷歌翻译 以下为原文 Is this information that you want ????? Timing constraint: Default period analysis for Clock 'CLK' Clock period: 43.729ns (frequency: 22.868MHz) Total number of paths / destination ports: 619803446926940820000000000000000 / 14277 ------------------------------------------------------------------------- Delay: 43.729ns (Levels of Logic = 149) Source: decode_stage/rtNum_1 (FF) Destination: exe_stage/aluOut_127_BRB2 (FF) Source Clock: CLK rising Destination Clock: CLK rising Data Path: decode_stage/rtNum_1 to exe_stage/aluOut_127_BRB2 and i need answer about Question what differ between the following fanout, gate delay and net delay? God has power over all things |
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2019-7-3 10:11:34
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将时序约束应用于您的设计并重新实现后，请发布失败时序约束的完整详细路径，并请使用代码插入功能来保留格式以使其可读。
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 After you apply the timing constraint to your design and reimplement it, please post the full detailed path of the failing timing constraint and please use the code insertion function to preserve the formatting so that it is readable.------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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只有小组成员才能发言，加入小组>>
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