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你好，
ISE版本为13.3，modelsim版本为10.1c 64bit.MIG工具为ddr3生成mcb。 modelsim的transcript窗口中的消息如下 ＃tb_frame_buffer.ddr3_model_c3_inst.cmd_task时间754401251.0 ps警告：在CKE变为活动状态之前，RST_N变为非活动状态后需要500 us。 ddr3 clk为400MHz，DRP clk为50MHz。属性如下： DEBUG_EN 0 C3_MEMCLK_PERIOD“2500” C3_SIMULAtiON“FALSE” C3_CALIB_SOFT_IP“TRUE” 在JEDEC的规范中，它说，“在RESET＃被取消后，等待另外500 us，直到CKE变为活动状态” 看来CKE早些变得活跃了。这是一个bug吗？ Michael ------------------------------------------感谢上帝，我遇到了FPGA .------------------------------------------ 以上来自于谷歌翻译 以下为原文 hello, ISE version is 13.3,modelsim version is 10.1c 64bit.MIG tool generates mcb for ddr3. message in the transcript window of modelsim is as follow # tb_frame_buffer.ddr3_model_c3_inst.cmd_task at time 754401251.0 ps WARNING: 500 us is required after RST_N goes inactive before CKE goes active. ddr3 clk is 400MHz,DRP clk is 50MHz.The attribute is as follows: DEBUG_EN 0 C3_MEMCLK_PERIOD "2500" C3_SIMULATION "FALSE" C3_CALIB_SOFT_IP "TRUE" In the spec of JEDEC,it says that, "After RESET# is de-asserted, wait for another 500 us until CKE becomes active" It seems that CKE becomes active earlier.Is that a bug? Michael ------------------------------------------ Thanks for god,I meet FPGA. ------------------------------------------ 
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7个回答
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嗨，
在MIG spartan6模拟中，您可能会看到以下2个警告 sim_tb_top.u_mem_c1.reset，时间22312501.0 ps警告：在RST_N变为非活动状态之前，需要200 us。 sim_tb_top.u_mem_c1.cmd_task时间22463751.0 ps警告：在CKE变为活动状态之前，RST_N变为非活动状态后需要500 us。 如果在顶级测试平台中将BYPASS_CALIBRATION设置为“NO”，则会发生第一个警告。 sim_tb_top.u_mem_cx.reset，时间22312501.0 ps警告：在RST_N变为非活动状态之前，需要200 us。 要避免此警告，可以在测试平台中将BYPASS_CALIBRATION设置为“YES”，这将导致模拟花费更长时间，并且不会影响内存模型的行为。 发生第二个警告是因为MCB UNISIM模型没有对此延迟建模。 无法为仿真启用此功能，但它不会影响内存模型的行为。 在硬件中正确地观察到该规范。 希望这澄清一下。 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, In MIG spartan6 simulation you may see below 2 warnings sim_tb_top.u_mem_c1.reset at time 22312501.0 ps WARNING: 200 us is required before RST_N goes inactive. sim_tb_top.u_mem_c1.cmd_task at time 22463751.0 ps WARNING: 500 us is required after RST_N goes inactive before CKE goes active. The first warning will occur if BYPASS_CALIBRATION is set to "NO" in the top level testbench. sim_tb_top.u_mem_cx.reset at time 22312501.0 ps WARNING: 200 us is required before RST_N goes inactive. To avoid this warning you can set BYPASS_CALIBRATION to "YES" in the testbench, this will cause simulation to take longer and does not affect the behavior of the memory model. The second warning occurs because the MCB UNISIM model does not model this delay. There is no way to enable this for simulation but it does not affect the behavior of the memory model. This spec is properly observed in hardware. Hope this clarifies. Regards, Vanitha. --------------------------------------------------------------------------------------------- Please do google search before posting, you may find relavant information. Mark the post - "Accept as solution" and give kudos if information provided is helpful and reply oriented View solution in original post |
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嗨，
这是verilog还是VHDL模拟？ 你在example_design / sim文件夹或任何其他流程中运行sim.do吗？ -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 以上来自于谷歌翻译 以下为原文 Hi, Is this verilog or VHDL simulation ? Do you run sim.do in example_design/sim folder or any other flow ? --------------------------------------------------------------------------------------------- Please do google search before posting, you may find relavant information. Mark the post - "Accept as solution" and give kudos if information provided is helpful and reply oriented |
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嗨，
在MIG spartan6模拟中，您可能会看到以下2个警告 sim_tb_top.u_mem_c1.reset，时间22312501.0 ps警告：在RST_N变为非活动状态之前，需要200 us。 sim_tb_top.u_mem_c1.cmd_task时间22463751.0 ps警告：在CKE变为活动状态之前，RST_N变为非活动状态后需要500 us。 如果在顶级测试平台中将BYPASS_CALIBRATION设置为“NO”，则会发生第一个警告。 sim_tb_top.u_mem_cx.reset，时间22312501.0 ps警告：在RST_N变为非活动状态之前，需要200 us。 要避免此警告，可以在测试平台中将BYPASS_CALIBRATION设置为“YES”，这将导致模拟花费更长时间，并且不会影响内存模型的行为。 发生第二个警告是因为MCB UNISIM模型没有对此延迟建模。 无法为仿真启用此功能，但它不会影响内存模型的行为。 在硬件中正确地观察到该规范。 希望这澄清一下。 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 以上来自于谷歌翻译 以下为原文 Hi, In MIG spartan6 simulation you may see below 2 warnings sim_tb_top.u_mem_c1.reset at time 22312501.0 ps WARNING: 200 us is required before RST_N goes inactive. sim_tb_top.u_mem_c1.cmd_task at time 22463751.0 ps WARNING: 500 us is required after RST_N goes inactive before CKE goes active. The first warning will occur if BYPASS_CALIBRATION is set to "NO" in the top level testbench. sim_tb_top.u_mem_cx.reset at time 22312501.0 ps WARNING: 200 us is required before RST_N goes inactive. To avoid this warning you can set BYPASS_CALIBRATION to "YES" in the testbench, this will cause simulation to take longer and does not affect the behavior of the memory model. The second warning occurs because the MCB UNISIM model does not model this delay. There is no way to enable this for simulation but it does not affect the behavior of the memory model. This spec is properly observed in hardware. Hope this clarifies. Regards, Vanitha. --------------------------------------------------------------------------------------------- Please do google search before posting, you may find relavant information. Mark the post - "Accept as solution" and give kudos if information provided is helpful and reply oriented |
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嗨，我正在使用verilog，模拟是在我自己的测试平台而不是示例设计。我看到两个警告。当我启用核心的校准属性时，第一个警告消失。但是第二个警告仍然是开启的。因为它
在硬件上工作正常，我不会注意警告。谢谢！ Michael ------------------------------------------感谢上帝，我遇到了FPGA .------------------------------------------ 以上来自于谷歌翻译 以下为原文 hi,v I'm using verilog,and the simulation is on my own testbench not the example design. I see the two warning.When I enable calibration attribute of the core the first warning disappears.But the second warning is still on. Since it works right in hardware,I will not pay attention to the warning. Thanks! Michael ------------------------------------------ Thanks for god,I meet FPGA. ------------------------------------------ |
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嗨，v另一个问题。
在我的实验中，复位时间取决于DRP clk频率。当我设置DRP clk 100MHz时，复位时间为370us，当我设置DRP clk 50MHz时，复位时间为750us。 JEDEC规范称RESET＃需要维持至少200 us并且功率稳定。所以我无法加速DRP clk太多，是吗？ Michael ------------------------------------------感谢上帝，我遇到了FPGA .------------------------------------------ 以上来自于谷歌翻译 以下为原文 hi,v Another question. In my experiment,the reset time is dependent on the DRP clk frequency.When I set DRP clk 100MHz,the reset time is 370us,and when I set DRP clk 50MHz,the reset time is 750us. JEDEC spec says that RESET# needs to be maintained for minimum 200 us with stable power.So I can not speed up the DRP clk too much,is that right? Michael ------------------------------------------ Thanks for god,I meet FPGA. ------------------------------------------ |
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嗨，
我认为你有一个DRP时钟的频率范围，我记得它是在UG388中给出的。 但200us是最小值，最大值可以是你的设备可以容忍的最初延迟。 希望这可以帮助。 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 以上来自于谷歌翻译 以下为原文 Hi, I think you have a frequency range for DRP clock and I remenber it was given in UG388. But 200us is the minimum and maximum can be anything that your deisgn can tolerate the initial delay. Hope this helps. Regards, Vanitha. --------------------------------------------------------------------------------------------- Please do google search before posting, you may find relavant information. Mark the post - "Accept as solution" and give kudos if information provided is helpful and reply oriented |
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嗨，v在ug388中drp clk没有限制范围。在我的模拟中，当我设置drp clk 200MHz时，复位时间是189 us，这违反了限制。但是，drp clk的fmax将达不到这个速度。
静态时序分析。我建议ug388更清楚地说明clk。初始化和drp clk之间的关系是什么。谢谢！ Michael ------------------------------------------感谢上帝，我遇到了FPGA .------------------------------------------ 以上来自于谷歌翻译 以下为原文 hi,v There is no limit range on drp clk in ug388. In my simulation,when I set drp clk 200MHz,the reset time is 189 us,which violates the limit.However,the fmax of drp clk will not reach this speed with the static timing analysis. I suggest ug388 states the clk more clearly.What's the relationship between initialization and drp clk.Thanks!Michael ------------------------------------------ Thanks for god,I meet FPGA. ------------------------------------------ |
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只有小组成员才能发言，加入小组>>
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