详解频率合成器高性能架构的实现

要满足苛刻的频率合成器要求，通常需要做到一定程度的设计灵活性。基本的锁相环(PLL)频率合成器能以低成本、高空间效率、低功耗封装提供合理的频谱纯度和频率捷变，因此它在射频(RF)系统核心位置发挥作用已经有段时间了。但是，在要求快速切换速度、低相位噪声或低杂散信号电平的场合，有必要使用更为复杂的架构。通过正确的设计方法，结合使用现代低成本高集成度的PLL和直接数字合成器(DDS)集成 电路(IC)可以极大地促进高性能架构的实现。
大部分高频系统都使用传统的基于整数分频器的设计(图1)或基于分数N分频器的设计。不管是使用哪种设计，联合使用单个通用频率合成器IC和一个外部压控振荡器(VCO)通常都可以实现要求的功能。VCO功能可以用IC、模块或分立 元件解决方案甚至在合成器芯片内部实现，具体取决于所要求的频率范围、相位噪声性能以及空间、成本和功耗约束条件。最终设计通常以制造商的应用笔记为基础，并且一般可以使用可下载的应用程序完成合成器的寄存器加载和相位检测器增益的设置等功能。

图1、像这种基于整数分频器的频率合成器对许多应用来说都非常有用。