1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,
我正在开发源同步串行接口。 当我输出串行数据时,我陷入了OFFSET OUT timing。 我正在使用IOB寄存器来获取数据,并使用ODDR2(180度相移)作为时钟。 使用MMCM生成为ODDR2提供时钟的时钟。 我尝试了不同的OFFSET OUT约束,但总是会忽略约束。 但是,我遇到了这个答案,并根据答案记录对我的约束进行了建模。 http://www.xilinx.com/support/answers/34294.htm 以下是我的细读限制。 NET“up_clk”TNM_NET = up_clk; TIMESPEC TS_up_clk = PERIOD“up_clk”12.531 ns HIGH 50%; NET“dn_d”TNM = downlink_data_clk; NET“dn_clk”TNM = downlink_data_clk; INST“downlink_head / serial_tx / o_ser_data”TNM = downlink_data_clk_reg; INST“downlink_head / serial_tx / serial_clock”TNM = downlink_data_clk_reg; TIMEGRP“downlink_data_clk”OFFSET = OUT在“up_clk”之后REFERENCE_PIN“dn_clk”TIMEGRP“downlink_data_clk_reg”; 约束不再被忽略。 但是,我不确定如何解释结果。 您能否向我解释或指出任何解释结果的文件。 报告的结果如下: 以上来自于谷歌翻译 以下为原文 Hello All, I am working on a source synchronous serial interface. As I am outputing serial data, I am intersted in the OFFSET OUT Timing. I am using a IOB register for data and a ODDR2 (180 degree phase shifted) for the clock. The clock that clocks the ODDR2 is generated using a MMCM. I tried different OFFSET OUT constraints but the constraint would always be ignored. However, I came across this answer and modelled my constraints based on the answer record. http://www.xilinx.com/support/answers/34294.htm Here are my constraints for your perusal. NET "up_clk" TNM_NET = up_clk; TIMESPEC TS_up_clk = PERIOD "up_clk" 12.531 ns HIGH 50%; NET "dn_d" TNM = downlink_data_clk; NET "dn_clk" TNM = downlink_data_clk; INST "downlink_head/serial_tx/o_ser_data" TNM = downlink_data_clk_reg; INST "downlink_head/serial_tx/serial_clock" TNM = downlink_data_clk_reg; TIMEGRP "downlink_data_clk" OFFSET = OUT AFTER "up_clk" REFERENCE_PIN "dn_clk" TIMEGRP "downlink_data_clk_reg"; The constraints are not ignored anymore. However, I am not sure how to interpret the results. Can you please explain or point me to any documentation that explains the results. The results as reported is below: |
|
相关推荐 |
|
只有小组成员才能发言,加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2459 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1157浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
450浏览 1评论
2005浏览 0评论
729浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 02:14 , Processed in 1.326130 second(s), Total 73, Slave 57 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号