一种自主产生式的雷达回波模拟器中频部分的设计论述

1回波信号理论分析
按照设计要求，该模拟器需要模拟脉冲单频、脉冲线性调频、步进频、步进频+线性调频共四种波形的信号。其中，步进频又包括顺序步进频和随机步进频两种类型。这些波形的雷达回波信号，均可以统一表示为式(1)的形式：

式中：c为光速;N为相参帧的脉冲总个数;i表示相参帧内的第几个脉冲;To为脉冲宽度;Tr为脉冲周期;fc为相参帧内首脉冲的载频;△f为脉冲间最小步进频差;bi△f为第i个脉冲在初始载频基础上的频率变化(仅适用于脉间频率捷变波形，非脉间捷变波形则bi=0);k为线性调频波形时的脉内调频变化率(非脉内线性调频则k=0);Ro为目标当前距离;v为目标当前速度。
由以上分析可知，无论上述何种波形，均可根据式(1)计算脉冲的延时、每个脉冲的脉内初相、以及每个脉冲的载频等参数，并对这些参数在与产品同步的基础上予以实时控制来进行模拟实现。根据发射波形，还要决定是否添加脉内频率线性调制。

2回波模拟器系统设计
根据系统需求和前述雷达回波信号理论分析，该中频雷达回波模拟器(以下简称模拟器)采用了如图1所示的系统实现方案。

该模拟器通过单片机(AVR8515)与上位机进行异步串行通信，单片机完成通信协议的解包、打包等过程，接收上位机中用户设定的目标和干扰参数，发送模拟器的实时模拟状态信息给上位机。系统以DSP(ADSP-21060)作为脉冲参数的实时计算单元，单片机与DSP问通过双口RAM进行信息交换。DSP得到两个目标的模拟参数后，根据参数变化的时间节拍，计算一个相参帧两目标的各脉冲的初相、载频、脉冲延时等参数，并写给双口RAM。系统以FPGA(XC2V3000)作为信号处理与控制单元，FPGA读取后，在产品提供的处理帧同步信号和同步调制脉冲控制下，结合产品串口传过来的波形类型的信息(如：脉内单频还是线性调频)，形成两个目标的延时脉冲，并控制两个目标各自的DDS(AD9858)信号产生单元，产生出两个目标信号。带限的高斯白噪声的数字正交基带也由FPGA产生，并同步AD9957的数字正交上变频功能将基带调制到所需的中心频上。目标1、目标2和噪声信号的合成由模拟电路实现，并实现一定的功率控制，最后输出所需的中频雷达回波信号。模拟器系统各单元时钟的相参性至关重要，由专用时钟管理芯片(AD9510)产生FPGA，AD9858，AD9957的工作时钟。

3关键模块设计

3.1数字延时模块
对于脉冲的数字延迟的实现，方法1是将DSP计算得到的延时时钟个数值D，转换为N位的二进制码，利用二进制码进行控制。可采用如图2基于寄存器的方法实现，这种方法优点是没有固定延迟，最小可实现零延迟。但当N增大时，此法耗费的FPGA触发器资源呈几何级数增加，因此，不适用于需要实现很大延时的场合。

方法2是采用如图3所示的存储转发的方式，具体是：将输入的待延时脉冲，用延时时钟采样后，以左端口地址A在每个延时时钟周期递增加1写入单bit的双口RAM中，右端口以地址B在每个延时时钟周期递增加1进行按序读取，左右端口操作到(2N+1-1)的上限地址后自动返回0地址继续各自递增操作。地址A和地址B满足：B=A—D。D为需要的延时时钟个数值。

方法2避免了大延时情况下触发器资源过度耗费，但存在固定延时，另当延时时钟频率很高时，双口RAM的读写速度难以满足要求。因此，本系统在实践中对方法2进行了改进设计，如图4所示。

本设计将待延时的脉冲经延时时钟采样后，经串并转换形成16b的数据，每16个延时时钟完成一次串/并转换，并输出一个16b宽度的双口RAM的左端口写时钟，地址A仍按序累加。将地址A末位补上四个“1”构成宽地址x;x—D=Y(补码形式);式中：D为DSP计算的延时时钟个数值。将Y(二进制)的低四位提取出来作为码值C;其余高位构成图中双端口RAM的右端口读地址。其读时钟由图右的并/串转换单元每16个延时时钟周期输出一个脉冲;并/串转换单元将读出的16位数据转换恢复为脉冲，经过如图1寄存器方式实现的4位寄存器延时环节(控制码为码值C)延时后，输出延时后的脉冲。
该方法将双口的读写时钟降速到延时时钟的16分频，大大降低了双口RAM的速度压力，更易于实现。另16b的双口RAM也可借助片外双口RAM实现，降低对FPGA存储资源的依赖。该方法的缺点是有更大的固定延迟，虽在延时大时可预先由DSP修正控制值，但对要求延时小于其固定延时的情况则无法适用。本系统综合采用两种方法解决，即：DSP输出码值的最高位决定延时方法的切换，当需求的延时大于固定延时时则采用图4的方法;而需求的延时小于固定延时时采用图2的寄存器法。
3.2数字噪声基带产生模块
本系统噪声基带信号的产生采用数字技术，在FPGA内完成，实现方法如图5所示。

根据随机信号理论，对均匀分布的随机数进行白化处理，可实现具有良好统计特性的高斯白噪声。系统首先采用2个独立的m序列发生器产生[0，1]区间上均匀分布的伪随机数，m序列发生器的硬件结构如图6所示，其中Co和Cn为对应m序列多项式的系数，取值为0和1。
然后将产生的一对伪随机数通过Box_Muller变换可以得到一对相互独立的符合标准正态分布的伪随机数m和n，正好作为噪声产生器的同相分量和正交分量。Box_Muller变换公式为：

式中：x，y即为前述2个互相独立的在(0，1)上均匀分布的伪随机数。
由于Box_Muller变换需要用到两个非线性函数，而非线性运算很难在实际数字电路系统中实现，故实际中需要构建相应查找表实现非线性运算，分别记作sqrt_lut和sincos_lut。设sqrt_lut和sincos_Iut的输出量化数据长度为L1和L2位，独立变量m和n的定点长度分别为N1和N2位。则当采用均匀量化方案时，sqrt_lut和sincos_lut所需的存储空间分别为2N1×L1和2N2×L2。可以看出，如果直接实现查找表功能，当N1和N2较大时，对应的存储空间是相当可观的。
为了压缩存储空间，对sincos_lut，可以只存储第一象限的正余弦值。其他象限则通过符号调整得到，这样可以将sincos_lut占用存储空间减少到原来的1/4。更进一步，还可以对非线性曲线进行分段折线近似，在实际查找表中只存储各折线段的起始位置及对应斜率。也可以大幅度减少所需查找表的数量，该策略同样适用于sqrt_lut查找表。
得到一对相互独立的符合标准正态分布变量m和n后，还要对其进行低通滤波，以适应对应的信号带宽。由于I路与Q路的滤波特性完全相同，为进一步节省资源，可采用一个支持双通道操作的滤波器同时完成I路与Q路的滤波。这可以通过ISE集成开发环境中CoreGenerator中的FIRIP核来方便实现。滤波器系统可由上位机根据所需带宽，传递相应系数给DSP，继而传递给FPGA。
噪声功率调整模块可根据设定信噪比的不同，乘以相应系数，对产生的带限高斯白噪声幅度进行调整。

4结论
本系统基于自主产生的原理，选用DSP和FPGA为核心处理器，通过合理的算法设计，实现了可兼容多种雷达波形的中频雷达回波模拟器的设计，采用改进的基于存储转发的数字脉冲延时方法，在达到8ns的最小延时步长的同时，降低了对系统的硬件要求。系统的另一个关键模块是数字噪声发生器，其参数可以进行实时修改，极大地提高了噪声发生器的灵活性，与其他同类型设计相比，具有工作速度快，资源利用率高，硬件结构简单等特点。最后采用DDS、数字正交上变频等器件，实现了精确的复杂频率调制、相位调制和幅度调制，保证了系统的灵活性、高兼容性和集成化程度。