宽带短波信道模拟器设计

1 宽带短波信道模拟器设计

宽带短波信道模拟器的输入为短波调制信号( 3~ 30 MHz) ，首先经过高速A/ D 直接进行采样，将模拟的调制信号转换为数字信号，然后再通过数字下变频技术分离出I、Q 两路数字基带信号，以便于后续的数字信号处理。信号处理中通过显示控制设备对信道参数进行设置和输出。最后处理好的信号再经过D/ A 转换后，通过低通滤波器、放大器和程控衰减等设备输出最终所需的模拟信号。这样就大大降低了ADC 和DSP 器件性能的要求，减轻了数字信号处理的负担，便于实现并有效降低成本。宽带短波信道模拟器的体系结构如图1 所示。



图1 宽带短波信道模拟器的体系结构图

宽带短波信道模拟器通过数字下变频降低采样数据率，减轻后续信号处理的压力。数字下变频在模拟器中起到前端ADC 和后端DSP 器件之间的桥梁作用。在数字下变频部分中可以方便地对接收信号频段和滤波器特性等进行编程控制，极大地提高了宽带短波信道模拟器的性能和灵活性，对于系统的升级或是兼容，都非常方便。

2 基于FPGA 的数字下变频实现方案

宽带短波调制信号的输入频率为3~ 30 MHz,根据带通采样理论，在工程实现上，信号采样速率一般为模拟信号带宽的2. 5 倍左右，考虑到在器件满足要求的前提下可以尽量提高采样频率，选用了64 MHz 作为ADC 的采样频率。经过数字下变频的32 倍变频，最终输出到DSP 的信号带宽为2 MHz。

该文中的DDC 实现不采用Altera 公司所提供的IP核，这样可以降低成本，减少对国外技术依赖。

FPGA 器件采用cyclone III 器件，它是Altera 公司新一代采用SRAM 工艺低成本的FPGA，该系列器件的特点是低成本、低功耗和高性能。具有嵌入式乘法器，实现专门的乘法和乘加运算，还可实现有限脉冲响应( FIR) 滤波器; 最多有20 个全局时钟，支持动态时钟管理以降低用户模式时的功耗; 并且有4个锁相环( PLL) 。根据该设计的数据处理要求，估算处理所需的资源，以及引脚封装有利于制板的原则，选用EP3C40Q240C8N 型FPGA，并在开发工具Quartus II 上对信号发生器的设计、综合及仿真。

2. 1 数控振荡器设计

NCO 是决定DDC 性能的主要因素之一。NCO的目标是产生频率可变的正交正、余弦样本信号。

NCO 采用直接数字合成( DDS) 的方法实现，目前常见的技术有查表法和CORDIC 计算法，在软件无线电超高速的信号采样频率的情况下，NCO 实时的计算方法是很难实现的。此时，NCO 产生的正弦样本最有效和最简单的方法就是查表法，即事先根据各个NCO 正弦波相位计算好相位的正弦值，并按相位角度作为地址存储该相位的正弦值数据，其原理图如图2 所示。



图2 基于查表法的NCO 原理图

图2 中，32 位累加器由一个32 位的加法器和一个32 位寄存器组成，在时钟的作用下，加法器通过寄存器将输出数据送入到加法器的一个输入端,与32 位的频率控制字进行相加运算，得到一个有规律的相位累加结果。查找表实际上是一个存储了正弦信号抽样点幅度编码的只读存储器ROM，但ROM表的大小会随地址位数的增加成指数递增关系，因此，为了不减少查找表的地址位数而满足信号性能,必须采用优化方法来减小ROM 表的大小。根据正弦波的对称特性，只需存储四分之一周期的幅值，再通过相应的转换即可恢复出整个周期的幅值。同时，由于余弦波和正弦波相位差为??/ 2，可以很容易地实现余弦信号。

完成DDC 的NCO 模块设计后，将需要下变频的输入信号与NCO 产生的2 路正交本振信号进行相乘，完成数字混频正交变换，即完成频谱搬移。

2. 2 CIC 滤波器设计

CIC 积分梳状滤波器是实现高速抽取非常有效的单元。CIC 滤波器的单位冲激响应为：



式中，D 是CIC 滤波器的阶数，滤波器系数都为1。

根据Z 变换的定义，CIC 滤波器的Z 变换为:



从式( 2) 可以看出CIC 滤波器由2 部分组成，即积分器和梳状器级联组成，其实现非常简单，只有加减运算，没有乘法运算，FPGA 实现时可达到很高的处理速率。但是，单级CIC 滤波器的旁瓣电平只比主瓣低13. 46 dB，这就意味着阻带衰减很差，一般是难以满足实用要求的。为了降低旁瓣电平，可以采取多级CIC 滤波器级联的办法解决。

N 级CIC 滤波器级联的带内容差是单级CIC 滤波器带内容差的N 倍，这意味着多级CIC 滤波器级联增大阻带衰减的同时也增大了带内容差。所以,CIC 滤波器的级联数是有限的不宜超过5 级。

该设计中，CIC 滤波器需要完成16 倍的抽取,采用5 级级联来实现，输入和输出部分的位宽均为12 bit，在MATLAB 仿真的结果如图3 所示。



图3 CIC 滤波器幅度特性

经过CIC 滤波器后，信号采样速率经过16 倍抽取后变为4 MHz，从而实现了抽取功能，同时也降低了采样速率。

2. 3 半带滤波器

所谓半带滤波器，就是其频率响应满足以下关系的FIR 滤波器:



HB 滤波器由于其系数几乎一半为0，滤波时运算量减少一半，因此被作为第2 级低通滤波和抽取。

HB 的抽取因子固定为2，特别适合采样率降低一半的要求。通过CIC 和HB 滤波抽取后，基带信号由最初的高数据率被降到较低的速率，适于后级FIR处理。

2. 4 FIR低通滤波器设计

数字下变频器的最后一个模块是低通FIR 滤波器，主要用来对信号进行整形滤波不作抽取功能。

信号经过CIC、HB 滤波器后，输入到FIR 滤波器的采样速率相对来说已经很低，因此在一定的处理时钟速率下，能够有较高阶的FIR 滤波，使得滤波器的通带波动、过渡带带宽、阻带最小衰减等指标能够设计的很好。

调用MATLAB 的Filter design 获得滤波器的系数。在MATLAB 中设计一个通带截止频率为2 MHz的FIR，并将滤波器系数导入到FPGA 的FIR 中; FIR的阶数( 系数长度) 越高，性能越好，但考虑资源占用情况，FIR 的阶数不宜过高，该设计采用37 阶FIR。

3 基于FPGA 的DDC 系统仿真结果

根据以上的设计分析结果，编写了FPGA 程序,在Quartus II 平台上进行了仿真测试。输入采样速率为64 MHz 的短波调制信号，针对Cyclone III 系列的EP3C40Q240C8 器件对其进行综合与时序仿真,如表1 所示。

表1 DDC 实现的时序仿真图



输入信号经过混频器后，再经过CIC 滤波器的16 倍抽取，半带滤波器的2 倍抽取和FIR 滤波器的整形滤波，最终输出I，Q 两路正交的信号。如表1所示，Data In 为输入信号，DDC Data I 为输出同相分量,DDC Data Q 为输出正交分量。64MHz 的采样信号经过NCO 混频后，CIC 滤波器的16 倍和HB 滤波器的2 倍抽取后，变为2 MHz 的信号，并经过FIR 滤波器整形输出。从表1 中可以看出设计的DDC 对于高速采样的信号具有降速和下变频的作用，处理带宽大大减小，因此对后续器件处理速度的要求降低。

仿真中还有一定量的毛刺，这是由于信号的延时控制不精准造成的。延时的大小不仅和连线的长短和逻辑单元的数目有关，而且也和器件的制造工艺和工作环境等有关，毛刺的消除是有待解决的问题。

4 结束语

在分析了宽带短波信道模拟器工作机理和数字下变频原理的基础上，结合Matlab 算法仿真技术，设计基于FPGA 的数字下变频。功能与时序仿真结果表明: 基于FPGA 设计实现的数字下变频功能，其技术指标满足宽带短波信道模拟器的性能要求。该设计方法降低了对FPGA IP 核的依赖性，提高了DDC的处理速率，实现了数字载波控制和抽取滤波可编程，具有很大的灵活性和通用性，对于实现宽带短波信道模拟器具有十分重要的意义，并且可以推广用于其他需要进行下变频的场合。