1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我将在spartan6 LX150T Bank2中设计lvds接口,将有15对lvds信号。
和其他信号(约90个信号)将被用于单个信号。 可能吗? 我如何设置bank2? 如果你知道这个方法,请告诉我。 谢谢。 以上来自于谷歌翻译 以下为原文 I will design lvds interface in spartan6 LX150T Bank2, there will be 15pairs lvds signals. and other signals (about 90 signals) are to be used single signals. is it possible? how do i set the bank2? if you know the method, please let me know. Thank you. |
|
相关推荐
3个回答
|
|
谢谢回复~~
你的意思是使用LVDS的15对可以设置为LVDS,其他引脚可以设置为LVCMOS吗? 每个bank2 IO引脚可以单独设置吗? 以上来自于谷歌翻译 以下为原文 Thanks for reply~~You mean that 15pairs for using LVDS can be set to LVDS and other pins can be set LVCMOS?Each bank2 IO pins can be set separately ? |
|
|
|
确保该银行的所有信号的VCCO要求相同。
例如,您可以在单个存储区中使用LVDS25(需要VCCO = 2.5V)驱动器和LVCMOS 25(需要VCCO = 2.5V)(在您的情况下为bank-2)。 例如,您可以在单个存储区(在您的情况下为bank-2)中使用LVDS33(需要VCCO = 3.3V)驱动器和LVCMOS33(需要VCCO = 3.3V)。 但是你不能在单个存储区(在你的情况下为bank-2)中使用LVDS25(需要VCCO = 2.5V)驱动器和LVCMOS 33(需要VCCO = 3.3V)。 在接收器和LVDS的情况下 单向模式,则没有问题。 以下Spartan-6 selectIO用户指南http://www.xilinx.com/support/documentation/user_guides/ug381.pdf中的ReferI / O银行规则主题(从第42页开始) _______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。 因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。 以上来自于谷歌翻译 以下为原文 Make sure that VCCO requirement is same for all signals for that bank. For example you can use LVDS25 (Demands VCCO=2.5V) drivers and LVCMOS 25 (Demands VCCO=2.5V) in single bank (bank-2 in your case). For example you can use LVDS33(Demands VCCO=3.3V) drivers and LVCMOS33 (Demands VCCO=3.3V) in single bank (bank-2 in your case). But you cannot use LVDS25 (Demands VCCO=2.5V) drivers and LVCMOS 33 (Demands VCCO=3.3V) in single bank (bank-2 in your case). In case of LVDS in receiver & unidirectional mode , then there is no issue. Refer I/O Banking Rules topic (From page 42 onwards) in the following Spartan-6 selectIO user guide http://www.xilinx.com/support/documentation/user_guides/ug381.pdf ________________________________________________ Please mark this post as an "Accept as solution" in case if it helped to resolve your query. So that it will help to other forum users to directly refer to the answer. Give kudos to this post in case if you think the information is useful and reply oriented. |
|
|
|
是。
您可以根据用例将I / O配置为单端或差分对。 -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题,请“接受为解决方案”。给予您认为有用的帖子。 以上来自于谷歌翻译 以下为原文 Yes. You can configure an I/O either as a single-ended or as an differential pair based on your use case. ----------------------------------------------------------------------------------------------- Please mark the post as "Accept as solution" if the information provided answers your query/resolves your issue. Give Kudos to a post which you think is helpful. |
|
|
|
只有小组成员才能发言,加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2459 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1157浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
450浏览 1评论
2005浏览 0评论
729浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 01:34 , Processed in 1.289530 second(s), Total 81, Slave 65 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号