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你好，
我需要精细调谐PSOC 5LP在大约+/-10Hz范围内的PWM输出频率，以32.768千赫为中心（标准石英振荡器频率）。我需要这样的微调，在大约0.5赫兹以内的两个单独的设备上同步32.76 kHz信号。（设备之间的时钟共享是不可能的）。我认为所有的石英谐振器都是紧密匹配的，但是当我通过它们时，频率偏离从一个到另一个可以高达10赫兹。我可以预先选择一对相对紧密匹配的石英谐振器，但仍然需要对频率进行一些细微的调整。 是否有PLC5LP的PLL可能性微调输出频率分辨率为0.1赫兹？微调石英频率有什么其他的可能性：调整石英振荡器驱动电压，改变绕过电容器，温度？ 以上来自于百度翻译 以下为原文 Hi, I need to finely tune frequency of PWM output of PSoC 5LP within approx +/-10Hz, centered at 32.768 kHz (standard Quartz oscillator frequency). I need such fine-tuning to syncronize 32.76 kHz signals on two separate devices within approx. <0.5 Hz. (clock sharing between devices is NOT possible). I thought that all Quartz resonators are closely matched, but as I go through them, frequency deviation from one to another can be as much as 10 Hz. I can pre-select a pair of relatively closely matched Quartz resonators, but some fine adjustment of the frequency is still required. Is there any PLL possibilities of PSoC5LP for fine adjustment of the output frequency with resolution 0.1 Hz? What other possibilities exist to fine-tune Quartz frequency: adjusting Quartz oscillator driving voltage, changing bypassing capacitors, temperature? 
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6个回答
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你好，奥迪赛1，
尝试将温度补偿石英振荡器TCXOAS频率源应用于基于PSO5LP的Verilog DDS。32位或更多，例如48位深DDS累加器，您可以轻松地获得0.00×10Hz的DDS分辨率。 当做， 维克托 以上来自于百度翻译 以下为原文 Hi odissey1, try to use temperature compensated quartz oscillator TCXO as frequency source to the PSoC5LP verilog based DDS. With 32bit or more e. g. 48 bit deep DDS accumulator you can easily achive 0.0000x Hz DDS resolution. Regards, Viktor |
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典型的OSC电路是两个合适的负载以产生适当的负载。
反馈。皮尔斯建筑。 你可以考虑把一个额外的盖子连接到电路和它的接地上。 侧到一个开放的排水输出。通过控制对CAP的转换有效 反射Z将改变，从而改变OSC频率。你会拥有 尝试这种方法，并且可能对噪声的时钟 32千赫。 另一种方法使用一个变容二极管由一个PWM由LP滤波器控制 生成偏置，或者VDAC。 只是一个想法，一些可能性。 HTTP://www. Ti.COM/LIT/AN/SZZA043/SZZA043.PDF 问候，Dana。 以上来自于百度翻译 以下为原文 The typical osc circuit is two caps to create proper loading and feedback. Pierce architecture. You could consider connecting an additional cap to circuit and its ground side to an open drain output. By controling the switching to the cap the effective reflected Z will change, thereby changing the osc frequency. You would have to experiment with this approach, and it potentially couple s clock noise into the 32 Khz. Another approach use a varicap controlled by a pwm followed by a LP filter to generate bias, or a VDAC. Just a thought, some possibilities. http://www.ti.com/lit/an/szza043/szza043.pdf Regards, Dana. |
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为±0.5Hz，你需要15ppm，你比较两个设备，这意味着你的宽容是现在的一半，即7.5ppm.that意味着你需要使用温补晶振，但那些tcxoseems是在MHz范围超过32khz。
以上来自于百度翻译 以下为原文 For +/- 0.5hz, you need 15ppm, as you are compare two devices, that means your tolerance is now half, ie 7.5ppm.That means you need to use TCXO, but those TCXO seems to be more at mhZ range than 32khz. |
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达沃拉维奇，
谢谢，DDS似乎是我需要的。你能提供更多的信息或者链接到如何在PSOC5LP上完成DDS？ 奥迪赛1 以上来自于百度翻译 以下为原文 To dvorakvic, thanks, DDS seems what I need. Can you give more info or link to how to DDS can be done on PSoC5LP? odissey1 |
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DDS方法通过使用非常高的频率实现分辨率。
时钟，并增加了可观的成本的设计，使得板 各种标准认证，所以有些问题是 按顺序 1）是否需要T和V上的时钟的自适应同步？ 2）你关心的两个32 kHz时钟的绝对准确性，或只是 需要相对准确吗？ 3）成本允许解决这个问题的一部分吗？ 问候，Dana。 以上来自于百度翻译 以下为原文 The DDS approach achieves resolution via use of very high frequency clock, and adds appreciable cost to the design, complicates board certification for various standards, so some questions are in order - 1) Do you need adaptive synch of clocks over T and V ? 2) Do you care about absolute accuracy of the two 32 Khz clocks, or just need relative accuracy ? 3) Cost allowed for the solution part of this problem ? Regards, Dana. |
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DDS应该给你你想要的分辨率。但输出仍然可以通过你的时钟源的稳定性的影响。
以上来自于百度翻译 以下为原文 DDS should give you the resolution you want. But the output still be affected by the stability of your clock souce. |
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请问可以直接使用来自FX2LP固件的端点向主机FIFO写入数据吗？
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