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使用Spartan 6 - 100。
1 - 是否可以在一个时钟周期内进行16位除法（无流水线操作，结果需要在下一个时钟周期内准备好） 2-是否可以在一个时钟周期内进行8位除法（无流水线操作，结果需要在下一个时钟周期内准备好） 问候 9 PS：数字是16位随机数。 不是常数。 我需要一个真正的16位除法。 
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7个回答
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不可能在1个时钟周期内完成。
您可以使用超级采样率。 基本上你需要在时钟X分频操作所需的时钟数上进行除法运算。 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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9 ...
您可以使用大型查找表（或多个表）在一个时钟周期内获得答案。 对于两个8位数，即16位地址（65,536）可能的结果，因此对于8位结果，即64K字节的BRAM用作巨型查找表（需要4个36k位BRAMS）。 在FPGA器件的早期，已经使用了如上所述的许多技巧。 另一个是使用查找表来创建1 / divsior值，并将其乘以商（在一个时钟中使用DSP48来获得结果）。 这使用较少的BRAM，但需要两个时钟（使用PLL将系统时钟加倍，以恢复一个周期）。 Austin Lesea主要工程师Xilinx San Jose |
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上次我检查时，64K字节需要16个36K BRAM，尽管这在新设备中仍然是合理的。
您在单个时钟周期中可以做的事情显然取决于时钟周期。 大型BRAM阵列可能导致较长的路由长度，因此不仅仅是BRAM的最大时钟速率问题。 - Gabor |
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正如@watari所说，在时钟速度足够低的情况下，你可以在一个时钟周期内完成16位除法。
您有两种选择：要么可以使用组合逻辑，要么使用速度更快的时序逻辑。 组合逻辑的优点是它很简单。 我不确定ISE，但Vivado实际上可以将“/”运算符转换为组合分频器 - 这大大简化了实现。 但是，这将是一个相当大的硬件。 以更高的时钟速度运行的顺序分频器（例如，20MHz以在一个1MHz周期内完成除法操作）将小得多，但实现起来有些困难（由于需要多个时钟）。 一种选择可能是在20MHz下运行整个设计并人工延迟输出，使其看起来像1MHz。 当然，到目前为止，最优选的选择是只编写代码，以便不需要单周期除法。 要么完全删除除法，要么设置算法以允许多周期延迟。 |
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