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嗨，我想测量一下我的电路中的延迟，例如，给定一个n位加法器，我想知道确切地说需要花多少时间来计算总和。
我有一块basys2板，你能告诉我怎么做这样的事情？ （因为我正在使用软件sis带有basys2规格的.genlib文件会很棒，但我无法在任何地方找到它......） 
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15个回答
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看来你遗漏了一些基础知识，也许我可以为你澄清一下：
在执行期间，您无法直接测量时间，您只能计算执行某项操作所需的时钟周期数。 由于您知道时钟周期的长度，因此可以计算时间跨度。 您要做的不是测量执行时间，而是确定组合电路的逻辑延迟（在这种情况下为n位加法器）。 您无需向FPGA下载任何内容即可找到 - 工具会告诉您。 最简单但最不精确的方法是注册模块的输入和输出，并在它们之间加一个加法器。 综合报告将告诉您最小时钟周期，即加法器的近似延迟。 阿德里安 请在询问之前先查询您的问题。如果有人回答您的问题，请在“接受为解决方案”标记该帖子。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的星）。 |
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除了阿德里安的优秀评论 -
循环时间和传播延迟报告是计算，而不是测量。 它们反映了Xilinx硅在生产工艺窗口，温度和电压方面的特性。 报告的数字通常非常保守，比在室温和标称电源电压下看到的要差得多（慢）。 基础数据将从一个地点/路线迭代变为下一个（至少一点点，可能相当多）。 如果你想要实时“速度”信息，你需要建立环形示波器等 - 这是一项非常繁琐的工作。 即便如此，“速度”的许多方面都没有被简单的环形振荡器很好地表现出来。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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除了鲍勃对我的评论的补充之外：如果你能解释你需要这些数字，那将是最好的。
然后我们可以告诉你获得数字的最佳方法。 阿德里安 请在询问之前先查询您的问题。如果有人回答您的问题，请在“接受为解决方案”标记该帖子。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的星）。 |
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感谢您的有用建议，我刚开始使用FPGA，所以我仍然有点困惑:)
我正在创建一个同步时序逻辑电路：我有一个50 Mhz的时钟，我必须决定我应该放入什么样的加法器（波纹携带，携带前瞻......）。 基本上，我的加法器必须在一个时钟周期（1 /（50Mhz）= 20 ns）内显示其结果，所以我需要检查这一点，首先检查波纹进位（为了获得最小的区域），如果不成功 ，对于另一种加法器。 我很明显地使用ISE（webpack版本）进行vhdl编程/模拟/综合以及用于网络最小化的sis ...我可以用这些软件之一做什么？ |
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你在使用什么FPGA，我们在这里谈论的是什么位宽？
你试过写“a + b”吗？ 这些工具将告诉您添加是否适合单个时钟周期。 此外，综合工具将创建一个比您可能实现的更好的加法器，而无需详细了解FPGA的内部结构（可能是特殊情况或非常大的位宽）。 阿德里安 请在询问之前先查询您的问题。如果有人回答您的问题，请在“接受为解决方案”标记该帖子。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的星）。 |
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我在basys2板上使用Spartan 3E FPGA。
这是分配给我的作业所以我不能写一个+ b但我必须做一个特定的加法器。 此外，从8位加法器开始，如果纹波进位正常，我也必须找到一个上限：位数的值，这样纹波进位加法器就不再好了。 说，我从后合成模拟中生成了这个： 时钟信息：------------------本设计中没有发现时钟信号异步控制信号信息：------------------ ----------------------本设计中未发现异步控制信号时序摘要：---------------速度等级： -5最小周期：未找到路径时钟前的最小输入到达时间：未找到路径时钟后的最大输出所需时间：未找到路径最大组合路径延迟：13.052nsTiming Detail：------------- - 以纳秒为单位显示的所有值（ns）========================================= ================================时序约束：默认路径分析路径/目标端口总数：97 / 9- -------------------------------------------------- ----------------------延迟：13.052ns（逻辑电平= 10）来源：x（PAD）目的地：总和（PAD）数据路径：x到 sum Gate Net Cell：in-> out fanout延迟延迟逻辑名称（网络名称）-------------------------------- -------- ------------ IBUF：I-> O 2 1.106 0.532 x_0_IBUF（x_0_IBUF） LUT3：I0-> O 2 0.612 0.410 FIRST_A / cout1（c）LUT3：I2-> O 2 0.612 0.410 A [1] .FA / cout1（c）LUT3：I2-> O 2 0.612 0.410 A [2] .FA / cout1（c）LUT3：I2-> O 2 0.612 0.410 A [3] .FA / cout1（c）LUT3：I2-> O 2 0.612 0.410 A [4] .FA / cout1（c）LUT3：I2-> O 2 0.612 0.410 A [5] .FA / cout1（c）LUT3：I2-> O 2 0.612 0.532 A [6] .FA / cout1（c）LUT3：I0-> O 1 0.612 0.357 LAST_A / Mxor_sum_xo1（sum_7_OBUF） OBUF：I-> O 3.169 sum_7_OBUF（sum）--------------------------------------- - 总计13.052ns（逻辑9.171ns，路线3.881ns）（70.3％逻辑，29.7％路线）============================ =============================================到Xst的总实时 完成：6.00秒到Xst完成的总CPU时间：5.67秒 你能帮我理解红线吗？ 1）我说13.052是我的加法器需要显示结果的时间，因此8位纹波进位在时钟周期内适合，对吗？ 2）我很好奇时钟后的最大输出所需时间：没有找到路径：似乎我可以设置我的20 ns限制，但我无法在任何地方找到它... 3）（9.171ns逻辑，3.881ns路由）是什么意思？ 4）这对我来说非常重要：13.052ns的值在现实世界中可以有多大差异？我的意思是......如果我的限制为14 ns，我可以安全地使用此模拟或1 ns不是安全范围 ？ 根据鲍勃的评论： _________________________________________________________________________________________ 报告的数字一般都非常保守 比你在室温和标称值下看到的更慢（更慢） 供电电压。 _________________________________________________________________________________________ 我会说是的...... |
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>基本上，我的加法器必须在一个时钟周期内显示其结果
（1 /（50Mhz）= 20 ns） >所以我需要检查一下，首先进行波纹携带 （为了拥有最小的面积）， >如果不成功，另一个 加法器。 除非您需要对课程项目进行此分析，否则您正在做不必要的工作。 将使用FPGA中的专用加法器进位逻辑（MUXCY）创建最小和最快的加法器。 访问这些资源的最简单方法是在HDL代码中使用add函数。 和 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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> 1）我会说13.052是我的加法器需要显示结果的时间，因此8位纹波进位适合时钟周期，对吗？
是的，这是正确的，但仅限于FPGA内的延迟。 显示的路径是从输入引脚到加法器和输出引脚的组合路径。 您的系统时序还需要包括设备上的时钟输出，发送A和B数据，PCB中从设备到FPGA的飞行时间，PCB中的飞行时间。 FPGA接收SUM的设备和设备中SUM输入的设置时间。 > 2）我对时钟之后的最大输出所需时间感到好奇：找不到路径：看来我好像 >可以设置我的20 ns限制，但我无法在任何地方找到它... 您的代码似乎不包含时钟（对于已注册的加法器），也不包含设计输入和输出的任何OFFSET约束，因此无法报告时序路径 > 3）（9.171ns逻辑，3.881ns路线）是什么意思？ 逻辑（LUT，I / O等）延迟时间为9.171 ns，FPGA中这些元件之间的网络布线为3.881 ns。 > 4）这非常重要 对我来说：现实世界中13.052ns的价值有多大？我 意思是......如果我的限制是14 ns，我可以安全地使用这个模拟或 1 ns不是安全范围？ 根据鲍勃的评论： 这是该路径的最坏情况时序，并且保证器件的运行速度不低于此值。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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飑，
我将告诉你一些关于使用FPGA评估加法器设计的不方便的事实： 在FPGA上实现纯X加法器是不可能的（其中“X”是纹波进位/进位超前/等）。 为什么？ 因为FPGA不是由AND，OR，XOR，NOT等门构建的。 所有Xilinx FPGA主要由查找表（LUT）组成，大多数逻辑都填充到这些LUT中。 当然，您可以用Verilog或VHDL或原理图描述CLA，但它在FPGA上看起来不会像这样。 此外，一些FPGA系列包含专用逻辑，可加速纹波进位加法器，因此无论如何都要进行比较。 你必须考虑净延迟。 类似于FPGA上资源类型所施加的限制（如上所述），实现也受到资源在FPGA上放置所施加的限制的影响：与ASIC相比，你可以在任何地方放置任何东西，你' 在使用FPGA时受到更多限制。 如果电路设计不完全适合FPGA的逻辑和布线资源的架构，那么您将获得净延迟（即由于线长度引起的延迟），这会占到总组合延迟的很大一部分。 合成报告中的数字是错误的。 综合报告中的时序部分对得到的延迟进行粗略估计。 此时，XST已将HDL代码转换为网络列表，但尚未执行任何技术映射，无布局和无路由。 结果是数字往往偏离，特别是对于像加法器这样的小型设计。 使用它们进行比较与计算加法器原理图中的门数一样准确。 因此，最终，充分利用FPGA结构的加法器架构将是最小和/或最快的架构。 请注意，我不是在谈论大输入大小：对于大概100位以上，加法器算法不会主要受FPGA架构的影响。 不要误解我的意思：您可以使用FPGA实现评估不同的加法器设计，但是： 你必须使用在放置和路线之后产生的数字，而不是在合成之后 比较结果仅对该系列FPGA有效 - 不适用于具有不同架构的FPGA，绝对不适用于ASIC 你应该告诉你的主管。 阿德里安 请在询问之前先查询您的问题。如果有人回答您的问题，请在“接受为解决方案”标记该帖子。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的星）。 |
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很棒的解释，阿德里安！
- 鲍勃 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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非常感谢您清晰准确的解释，我终于明白了FPGA编程:)
最后一件事：我的结果仅适用于某个FPGA系列，但我看不到有关Translation / Map / Place＆amp; Route报告的任何延迟信息，并且合成后报告的值与 在地点和路线程序之前...... |
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squall867写道：
非常感谢您清晰准确的解释，我终于明白了FPGA编程:) 这不是“FPGA编程”。 它是同步数字逻辑设计。 ----------------------------是的，我这样做是为了谋生。 |
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确保已注册加法器模块的输入和输出。
为您的时钟信号创建PERIOD约束。 在Map和Place＆amp; Route的过程属性中将“忽略用户时序约束”设置为“开”，将“时序模式”设置为“性能评估”。 实施设计并查看布局布线报告。 合成报告中的数字不会更改，因为它们不会显示最新信息，但会显示综合后可用的信息。 阿德里安 请在询问之前先查询您的问题。如果有人回答您的问题，请在“接受为解决方案”标记该帖子。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的星）。 |
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谢谢，最大时间确实从13增加到14 ns。
bassman59写道： 这不是“FPGA编程”。 它是同步数字逻辑设计。 我刚刚开始使用vhdl语言，所以我倾向于混合2个东西xD |
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嗨，我刚刚阅读了这篇文章，我发现它很有用而且很有趣。
Adrain，我请求您澄清时间问题。 我主要从事ASIC设计和综合平台工作，最近想要探索基于FPGA的综合。 作为入门者，我实现了针对Kintex-7 FPGA的32位增加。 我使用Xilinx 14.7 ISE webpack合成它。 我知道综合时间报告只是一个估计。 所以我放置并路由（PAR）设计。 然后，我可以看到各种源到目标板的时序跟踪报告。 我还检查了后映射静态时序，我看到那些源到目标板的不同（较少）时序度量。 为什么会这样？ 此外，我的疑问是FPGA设计可以依赖哪种时序报告？ 后PAR静态时序报告（或）后映射静态时序？ 我非常感谢你的早日回复。 |
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只有小组成员才能发言，加入小组>>
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