[问答]

为什么逻辑信号完全不稳定？

问答对人有帮助，内容完整，我也想知道答案 0 你好！我以前看过很多基于时间无关逻辑的FPGA设计，比如“assign time_o =（time_sel）？time1_r：time2_r”。但是当我设计一个以200Mhz时钟速率运行的计算机视觉算法时，我发现来自这些与时间无关的逻辑的信号完全不稳定。所以我用时间依赖的逻辑部分替换了这些逻辑部分。我终于得到了正确而稳定的输出信号。所以我的问题是这种不稳定的情况是由我的设计代码，Spartan 6的糟糕表现还是其他原因引起的？因为我确实看到许多案例使用与时间无关的逻辑，从互联网，书籍和其他人的源代码，他们必须有充分的理由使用它。最好的祝福！ 0
2019-8-9 10:02:41　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报何壮梦相关推荐 • CH551输入读取为什么不稳定？如何解决？ 826 • AD637没有信号输入，却有不稳定信号输出是为什么？ 254 • ADA4528参考电路放大的信号很不稳定 2668 • 请问一下无人机飞行控制逻辑以及不稳定原因是什么？ 2724 • 小信号放大电路输出不稳定 2423 • AD598激励频率不稳定，呈周期性上升下降变化怎么解决？ 383 • AD598输出激励信号的激励频率不稳定怎么解决？ 335 • max608输出不稳定的问题怎么解决？ 464 • 如何模拟出一个不稳定的市电环境！！！ 2437 • 为什么运放放大倍数越小越不稳定？ 472 2个回答

答案对人有帮助，有参考价值 0 你能举一个“完全不稳定”的例子吗？只要设计满足时序（并且正确指定时序），就可以保证信号足够稳定以供芯片使用。对于它的价值，几乎每个FPGA设计都在每种类型的FPGA上使用大量的组合（即时间无关）逻辑 - 从XC2000到Virtex Ultrascale +。由于所有这些都可以正常工作，我的猜测是你的代码中存在导致问题的东西。显而易见的原因是：（1）错误指定的时序（或忽略的时序故障）。在几MHz时，很难失败计时，所以你可以在很大程度上忘记它。然而，在200MHz时，你将会进入一个在Spartan 6上获得正确的时机确实很重要的地区。（2）没有注意时钟域。例如，如果time1_r和time2_r来自FPGA振荡器，而time_sel来自摄像机，那么您实际上并没有任何关于它们如何相互关联的信息。如果time_sel在FPGA上的时钟上升沿之前发生变化，则在时钟边沿发生之前没有时间来改变time_o。纠正这一点可能需要重新考虑不同时钟如何相互作用，以及如何安全地处理它们。在原帖中查看解决方案

2019-8-9 10:13:07 评论举报姜雨孜

答案对人有帮助，有参考价值 0 你能举一个“完全不稳定”的例子吗？只要设计满足时序（并且正确指定时序），就可以保证信号足够稳定以供芯片使用。对于它的价值，几乎每个FPGA设计都在每种类型的FPGA上使用大量的组合（即时间无关）逻辑 - 从XC2000到Virtex Ultrascale +。由于所有这些都可以正常工作，我的猜测是你的代码中存在导致问题的东西。显而易见的原因是：（1）错误指定的时序（或忽略的时序故障）。在几MHz时，很难失败计时，所以你可以在很大程度上忘记它。然而，在200MHz时，你将会进入一个在Spartan 6上获得正确的时机确实很重要的地区。（2）没有注意时钟域。例如，如果time1_r和time2_r来自FPGA振荡器，而time_sel来自摄像机，那么您实际上并没有任何关于它们如何相互关联的信息。如果time_sel在FPGA上的时钟上升沿之前发生变化，则在时钟边沿发生之前没有时间来改变time_o。纠正这一点可能需要重新考虑不同时钟如何相互作用，以及如何安全地处理它们。

2019-8-9 10:23:28 评论举报姜雨孜