[问答]

Xilinx DCM无法正确模拟来获得16.67MHz时钟

1384 DCM

问答对人有帮助，内容完整，我也想知道答案 0 对于我的Spartan 3演示板，我尝试使用Xilinx IP - 架构向导 - 单DCM v9.1i从板载50.0MHz时钟生成16.67MHz时钟。出于某种原因，我无法模拟该代码来验证我可以通过将50.0MHz除以3来获得16.67MHz时钟。这就是我所拥有的： === 库ieee;使用ieee.std_logic_1164.ALL;使用ieee.numeric_std.ALL;库UNISIM;使用UNISIM.Vcomponents.ALL;实体test2是端口（CLKIN_IN：在std_logic中; CLKDV_OUT：输出std_logic; CLKIN_IBUFG_OUT：输出std_logic; CLK0_OUT：输出 std_logic; LOCKED_OUT：out std_logic）; end test2; test2的架构BEHAVIORAL是信号CLKDV_BUF：std_logic; 信号CLKFB_IN：std_logic; 信号CLKIN_IBUFG：std_logic; 信号CLK0_BUF：std_logic; 信号GND_BIT：std_logic;开始GND_BIT CLKIN_IBUFG_OUT CLK0_OUT CLKDV_BUFG_INST：BUFG端口映射（I => CLKDV_BUF，O => CLKDV_OUT）; CLKIN_IBUFG_INST：IBUFG端口映射（I => CLKIN_IN，O => CLKIN_IBUFG）; CLK0_BUFG_INST：BUFG端口映射（I => CLK0_BUF，O => CLKFB_IN）; DCM_INST：DCM通用映射（CLK_FEEDBACK =>“1X”，CLKDV_DIVIDE => 3.0，CLKFX_DIVIDE => 1，CLKFX_MULtiPLY => 4，CLKIN_DIVIDE_BY_2 => FALSE，CLKIN_PERIOD => 20.000，CLKOUT_PHASE_SHIFT =>“无”，DESKEW_ADJUST =>“SYSTEM_SYNCHRONOUS “，DFS_FREQUENCY_MODE =>”LOW“，DLL_FREQUENCY_MODE =>”LOW“，DUTY_CYCLE_CORRECTION => TRUE，FACTORY_JF => x”8080“，PHASE_SHIFT => 0，STARTUP_WAIT => FALSE）端口映射（CLKFB => CLKFB_IN，CLKIN => CLKIN_IBUFG，DSSEN => GND_BIT，PSCLK => GND_BIT，PSEN => GND_BIT，PSINCDEC => GND_BIT，RST => GND_BIT，CLKDV => CLKDV_BUF，CLKFX =>开路，CLKFX180 =>开路，CLK0 => CLK0_BUF，CLK2X => open，CLK2X180 => open，CLK90 => open，CLK180 => open，CLK270 => open，LOCKED => LOCKED_OUT，PSDONE => open，STATUS => open）; 结束行为; ==== 试验台：库ieee;使用ieee.std_logic_1164.ALL;使用ieee.numeric_std.ALL;库UNISIM;使用UNISIM.Vcomponents.ALL;实体test2_tb是结束test2_tb; test2_tb的体系结构tb是组件test2端口（CLKIN_IN：在std_logic中; CLKDV_OUT：out std_logic ; CLKIN_IBUFG_OUT：out std_logic; CLK0_out：out std_logic; LOCKED_OUT：out std_logic）; end component; signal CLKIN_IN，CLKDV_OUT，CLKIN_IBUFG_OUT，CLK0_out，LOCKED_OUT：std_logic; begin U1：test2 port map（CLKIN_IN，CLKDV_OUT，CLKIN_IBUFG_OUT，CLK0_out，LOCKED_OUT） ; - ，CLK2X_OUT）;进程开始CLKIN_IN等待30 ns; CLKIN_IN等待30 ns; 结束过程; 结束 =========== 当我在modelsim中运行它时，我收到一条错误消息：在C：/Xilinx92i/vhdl/src/unisims/unisim_VITAL.vhd第6272行处理Determ_clock_delay中的致命错误不知道发生了什么!! 我在Clock_div输出上没有得到任何东西。请告诉我这里缺少的东西.. 谢谢，史蒂夫 0
2019-8-15 10:07:33　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报彭望琼相关推荐 • 请问我能从PLL，DCM或级联PLL DCM获得多大的输出频率限制？ 1689 • 12.5MHz时钟和6.25MHz时钟能并行同步DCM？ 1600 • DCM输出时钟约束的示例 3560 • 如何从Virtex 5 FPGA输出时钟信号 1639 • 如何使用V5 DCM生成低速时钟 1176 • 向DCM ADV输入10 MHz时钟并将其乘以10.0，在100MHz时钟输出上可以获得多少抖动？ 1921 • 请问在SP605上生成低于3MHz的时钟的正确方法是什么？ 845 • 如何使用DCM减少时钟偏差?如何使用DCM来增加时钟? 1011 • 如何同步DCM的输出？ 1397 • Spartan 6级联DCM / PLL的视频时钟抖动性能是多少？ 2104 1个回答

答案对人有帮助，有参考价值 0 不得不将modelsim分辨率设置为1ps，现在一切正常...... !!

2019-8-15 10:13:51 评论举报李娓仑