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嗨，我发现了我的xilinx编译中特有的东西：
设计摘要 --------------错误数：0警告数：2逻辑利用率：逻辑分布：仅包含相关逻辑的切片数：0 out of 0 0％包含无关逻辑的切片数：0 超出0 0％*有关无关逻辑影响的说明，请参见下面的注释。 绑定的IOB数量：633中的176个27％峰值内存使用率：239 MB总时间到MAP完成时间：2秒完成MAP完成的总CPU时间：2秒 为什么片的总数是0？ 顶层模块由几个组件组成。 当我单独编译这些组件时，它们确实为逻辑利用提供了值。 任何解决方案 
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5个回答
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C，
如果您未连接输出，工具将优化未使用的逻辑。 看来您的一个警告可能是“您的输出未连接”。 这是人们犯下的一个非常常见的错误：工具足够聪明，可以删除任何未使用的东西。 Austin Lesea主要工程师Xilinx San Jose |
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C，
这意味着您没有实际连接到IO引脚的输出。 IO引脚可能在那里，驱动它的逻辑可能在那里，但你没有将网络从逻辑输出分配给IO引脚。 如果您忘记将输入IO引脚网络连接到逻辑，这是类似的：软件足够聪明，可以询问“如果我这样做，这不关系吗？好的，那么我将开始删除无关紧要的东西.. “。 或者，您有一个逻辑信号输出，并且您没有实例化IO引脚以使其退出。 阅读警告！ 他们试图告诉你一些事情。 Austin Lesea主要工程师Xilinx San Jose |
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我有以下部分代码：
过程（CLK） 开始 if（clk ='1'和clk'event）然后 out_x_1 out_x_2 out_x_3 out_x_4 out_x_5 out_x_6 out_x_7 out_x_8 万一; 结束过程; out_x是输出引脚，每个是组件的std逻辑向量（21 downto 0），fifo_data声明为followingignal fifo_data1：fifo16x8：=（B“0000000000000000000000”，B“0000000000000000000000”，B“0000000000000000000000”，B“0000000000000000000000 “，B”0000000000000000000000“，B”0000000000000000000000“，B”0000000000000000000000“，B”0000000000000000000000“）;编译后我有足够的警告说fifo_data未连接。我已将fifo_data连接到out_data ..我做错了什么 这里？ |
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这个问题可能存在于多个地方......
例如，什么逻辑驱动up_counter？ 什么逻辑写入fifo_data [1：8]？ 如果您将综合报告中的特定警告（例如.syr for XST）包含在内，可以帮助您了解有关问题的更多详细信息。 在综合中查看RTL和技术视图也是一个好主意。 有时，这有助于立即找到问题。 BT |
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只有小组成员才能发言，加入小组>>
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