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我在我的设计中使用Xilinx XCF128X-FTG64C平台闪存。
现在我正在尝试使用Virtex-6 FPGA进行PCB布局和布线存储器。 我还没有找到有关内存跟踪长度匹配的任何信息。 但我在ML605评估套件中看到他们已经做了很多手风琴以增加长度。 我在哪里可以找到这方面的指导？ 这个内存有没有长度匹配规则？ |
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时钟线的问题是时钟边沿反射。
在主模式下，fpga驱动时钟引脚并使用引脚捕获数据。 任何反射都可能使fpga加倍计时并导致错误。 因此，将时钟走线布置为接地平面上方或之间的微带/带状线迹线，与其他线路隔离一点以避免噪声，并根据xcf128用户指南使用电阻终止远端。 跟踪长度，信号偏斜，不是主要问题。 数据在时钟上升沿输出，并在下一个上升沿捕获。 如果电路板上的信号支持延迟为140至180 ps / in，最小时钟周期为30 ns，则需要超过20英寸的长度不匹配才能产生问题。 另一方面，耦合噪声会导致问题，因此请将舞台轨迹保持在一起并远离其他有源信号。 布鲁斯 在原帖中查看解决方案 |
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时钟线的问题是时钟边沿反射。
在主模式下，fpga驱动时钟引脚并使用引脚捕获数据。 任何反射都可能使fpga加倍计时并导致错误。 因此，将时钟走线布置为接地平面上方或之间的微带/带状线迹线，与其他线路隔离一点以避免噪声，并根据xcf128用户指南使用电阻终止远端。 跟踪长度，信号偏斜，不是主要问题。 数据在时钟上升沿输出，并在下一个上升沿捕获。 如果电路板上的信号支持延迟为140至180 ps / in，最小时钟周期为30 ns，则需要超过20英寸的长度不匹配才能产生问题。 另一方面，耦合噪声会导致问题，因此请将舞台轨迹保持在一起并远离其他有源信号。 布鲁斯 |
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