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您好!
我们是新的PSoC，和目前正在调查这一新的项目，我们需要移位寄存器和时钟数据。 我们编译的shiftreg示例项目，改为32位宽，并设置主/总线时钟66mhz ..STA报告安装违规，F max为53MHz。降低主/总线时钟48mhz删除违反。 据博士。总线、CPU时钟必须等于或低于主时钟（udb钟吗？）。它看起来像UDB的使用和其他外设将限制CPU的速度？ 这是真的吗？还是我错过了什么？ 谢谢 海尔特 
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8个回答
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欢迎来到论坛，Geert！
是的，SysClock和派生时钟之间有一些依赖关系，它是通过分割SysClinux或IMO产生的。组件本身具有最大的时钟速度。由于您可能具有自定义频率的时钟，所以很容易跟上组件的数据表中所规定的速度限制，在您的情况下这是50MHz。得到一个50MHz时钟意味着你原来的时钟频率必须是一个倍数的值（50MHz），这只是50MHz本身。但是，通过选择一个适当的SysCLK值，可以以较低的频率运行24, 18或12兆赫的移位寄存器。 鲍勃 |
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Rhanks Bob
是的，但是如何降低换档转速到12MHz，仍然有EG 60MHz的CPU。？ 在PSoC Creator移位寄存器示例项目中，IMO设置为3，PLL OUT设置为60MHz，以获得60MHz CPU速度。移位寄存器的速度如何设置为12MHz。？ 海尔特 |
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移位寄存器具有输入时钟。将该输入连接到一个时钟组件，您可以指定它所需的任何时钟值。当你不能让它工作时，考虑在这里发布你的完整项目。要做到这一点，使用C造饰者和GT；文件-GT；创建工作区束（最小）并附加结果文件。鲍勃
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像这样的东西
HTTP://www. CyPress？COM/？RID＝40990 AN60631-PSoC®3和PSoC 5LP时钟资源 |
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我发现了我的问题。
它实际上是移位RG示例中使用的控制RG组件，它引起了麻烦。它被设定为直接模式。它需要被设置为同步，并同步到较慢的时钟（例如12兆赫）。 谢谢大家 海尔特 |
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Geert，随时欢迎你！
鲍勃 |
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只有小组成员才能发言，加入小组>>
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加入小组1980 浏览1 评论
1737 浏览1 评论
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请问可以直接使用来自FX2LP固件的端点向主机FIFO写入数据吗？
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1448 浏览1 评论
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