【微信精选】搞定PCB信号完整性，只需9步！都可以学会

电路

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随着高速器件的使用和高速数字系统设计越来越多，系统数据率、时钟速率和电路密集度都在不断地增加。在这种设计中，系统快斜率瞬变和工作频率很高，电缆、互连、印制板（PCB）和硅片将表现出与低速设计截然不同的行为，即出现信号完整性问题。

1、反射：信号在传输线上传输时，当高速PCB上传输线的特征阻抗与信号的源端阻抗或负载阻抗不匹配时，信号会发生反射，使信号波形出现过冲、下冲和由此导致的振铃现象。过冲（Overs hoot）是指信号跳变的第一个峰值（或谷值），它是在电源电平之上或参考地电平之下的额外电压效应；

2、串扰：在PCB中，串扰是指当信号在传输线上传播时，因电磁能量通过互容和互感耦合对相邻的传输线产生的不期望的噪声干扰，它是由不同结构引起的电磁场在同一区域里的相互作用而产生的。互容引发耦合电流，称为容性串扰；而互感引发耦合电压，称为感性串扰。在PCB上，串扰与走线长度、信号线间距，以及参考地平面的状况等有关。

3、信号延迟和时序错误：信号在PCB的导线上以有限的速度传输，信号从驱动端发出到达接收端，其间存在一个传输延迟。过多的信号延迟或者信号延迟不匹配可能导致时序错误和逻辑器件功能混乱。

PCB信号完整性的步骤

在信号完整的理想情况下，所有高速节点应该布线在阻抗控制内层（例如带状线）。要使SI最佳并保持电路板去耦，就应该尽可能将接地层/电源层成对布放。如果只能有一对接地层/电源层，你就只有将就了。如果根本就没有电源层，根据定义你可能会遇到SI问题。你还可能遇到这样的情况，即在未定义信号的返回通路之前很难仿真或者仿真电路板的性能。　

3、串扰和阻抗控制

比如，欲将时钟到数据信号节点的串扰限制在100mV以内，却要信号走线保持平行，你就可以通过计算或仿真，找到在任何给定布线层上信号之间的最小允许间距。同时，如果设计中包含阻抗重要的节点（或者是时钟或者专用高速内存架构），你就必须将布线放置在一层（或若干层）上以得到想要的阻抗。

延迟和时滞是时钟布线必须考虑的关键因素。因为时序要求严格，这种节点通常必须采用端接器件才能达到最佳SI质量。要预先确定这些节点，同时将调节元器件放置和布线所需要的时间加以计划，以便调整信号完整性设计的指针。

5、技术选择

在新型FPGA可编程技术或者用户定义ASIC中，可以找到驱动技术的优越性。采用这些定制（或者半定制）器件，你就有很大的余地选定驱动幅度和速度。设计初期，要满足FPGA（或ASIC）设计时间的要求并确定恰当的输出选择，如果可能的话，还要包括引脚选择。

最后，在预布线和布线阶段你应该建立一系列设计指南，它们包括：目标层阻抗、布线间距、倾向采用的器件工艺、重要节点拓扑和端接规划。

预布线SI规划的基本过程是首先定义输入参数范围（驱动幅度、阻抗、跟踪速度）和可能的拓扑范围（最小/最大长度、短线长度等），然后运行每一个可能的仿真组合，分析时序和SI仿真结果，最后找到可以接受的数值范围。

在其它应用中，这个过程可以用来确定与系统时序指针不兼容的引脚或者器件的布局。此时，有可能完全确定需要手工布线的节点或者不需要端接的节点。对于可编程器件和ASIC来说，此时还可以调整输出驱动的选择，以便改进SI设计或避免采用离散端接器件。

一般来说，SI设计指导规则很难保证实际布线完成之后不出现SI或时序问题。即使设计是在指南的引导下进行，除非你能够持续自动检查设计，否则，根本无法保证设计完全遵守准则，因而难免出现问题。布线后SI仿真检查将允许有计划地打破（或者改变）设计规则，但是这只是出于成本考虑或者严格的布线要求下所做的必要工作。（

8、后制造阶段

关于模型选择的文章很多，进行静态时序验证的工程师们可能已经注意到，尽管从器件数据表可以获得所有的数据，要建立一个模型仍然很困难。SI仿真模型正好相反，模型的建立容易，但是模型数据却很难获得。本质上，SI模型数据唯一的可靠来源是IC供货商，他们必须与设计工程师保持默契的配合。IBIS模型标准提供了一致的数据载体，但是IBIS模型的建立及其品质的保证却成本高昂，IC供货商对此投资仍然需要市场需求的推动作用，而电路板制造商可能是唯一的需方市场。

通过总结影响信号完整性的因素，在PCB设计过程较好地确保信号完整性，可以从以下几个方面来考虑。

（2）最小化平行布线的走线长度。

（4）缩短信号走线到参考平面的距离间隔。

（5）降低走线阻抗和信号驱动电平。

（6）终端匹配。可增加终端匹配电路或者匹配元件。

（7）避免相互平行的走线布线，为走线间提供足够的走线间隔，减小电感耦合。

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