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我在Vivado有一个VC707项目，它使用uartlite IP内核进行串行输出，除了我没有从串口中获得任何东西。
我认为原因是未能设置ip核心的引脚，因为我收到以下错误： [Netlist 29-160]无法设置属性“BOARD_PIN”，因为“pin”类型的对象不存在该属性。 [ “路径/ sources_1 / BD / block_design / IP / block_design_axi_uartlite_0_0 / block_design_axi_uartlite_0_0_board.xdc”：3] 获取tx和rx引脚，这在物理约束文件中指定，如下所示： set_property BOARD_PIN {rs232_uart_txd} [get_ports tx] 如果我使用模板示例MicroBlaze项目，则偶然发生这种情况，但它发生在一个新的RTL项目中，该项目采用从头开始设计，面向VC707板。 这在Vivado 2015.1和2015.2中都有发生。 任何人都知道这是什么原因/解决方法？ 
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13个回答
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@zwabbitBOARD_PIN属性不存在。
尝试使用BOARD_PART_PIN set_property BOARD_PART_PIN {rs232_uart_txd} [get_ports tx] -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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同样的错误。
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@zwabbit为什么不直接将package_pin分配给端口？
-Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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@zwabbit我们的理解存在差距。您能否附上有问题的设计？
。 你的意思是你在uartlite ip上获得的约束错误是工具生成的。 如果您可以在此处简单归档项目，将会很有帮助。 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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是的，它是工具生成的。
我根本没有手动定义的约束。 我上面粘贴的xdc文件中的所有行都是在block_design文件夹中的ip文件夹中自动生成的。我想再次注意，当使用VC707的Microblaze示例模板时，这个问题不会出现，只有当 我尝试使用针对VC707板的空RTL项目从头开始创建Microblaze块设计。 所以感觉某些东西没有被正确复制/生成，但是我没有在模板项目中看到任何可以解释这种差异的额外约束文件。 |
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@zwabbit可能是IP约束传播的问题。
你能告诉我重现错误的步骤吗？ -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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在Vivado 2015.1或2015.2中，首先是针对VC707板的空白Verilog RTL项目。
创建块设计并实例化MIG IP内核，然后使用MIG的输出时钟来驱动时钟向导。 然后实例化Microblaze并使用块和连接自动化来配置和挂钩所有内容。 然后添加AXI uartlite IP核。 再次使用IP核上的块/连接自动化。 然后尝试综合项目。 合成完成后，我收到严重警告。 |
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@zwabbitI确实按照步骤重新创建了问题，但我没有看到约束传播中的任何问题。
检查附图。 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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@zwabbitI没有对此进行测试，但比特流生成没有任何问题，我相信这样可行。
-Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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你好，
使用时钟向导5.1进行SYSCLK生成时，我遇到了与VC707板相同的问题。 在“sys_clk_board.xdc”文件中，“clk_p”，“clk_n”和“reset”有3个BOARD_PIN设置属性。 但是，从原理图中选择时，“复位”引脚没有列出BOARD_PART_PIN属性。 我试图从Vivado 2015.1添加，但由于只读访问模式可能没有成功。 然后我在“sys_clk_board.xdc”中注释掉了“reset”的set属性BOARD_PIN，并且没有生成严重警告。 我不知道这是不是一个好的解决方案。 看起来像IP问题，虽然我不是Vivado的经验丰富的用户。 我会适当地进行技术解释。 -Bulent |
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我有正确的解决方案。
任何板和任何具有外部化端口的IP（例如UART，I2C）都可能出现此问题。 当您向现有设计添加IP，外部化端口然后忘记重新生成顶级HDL包装时，就会发生这种情况。 这就是为什么工具生成约束会产生错误，它们不是错误的，它们只是指不存在的端口。 这也是为什么其他人试图重新产生问题而没有成功的原因。 如果其他人有此问题，请删除您的顶级HDL包装，然后重新生成一个新的。 |
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只有小组成员才能发言，加入小组>>
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