无法编译代码该怎么办？

在电路板约束文件中，您将只获得语法和引脚编号。
您需要根据设计要求应用的面积和时间（周期限制）。
请参阅约束指南https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_2/ug903-vivado-using-constraints.pdf请为新查询创建新帖子
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在原帖中查看解决方案

@simchask，
检查以下链接：
https://forums.xilinx.com/t5/Installation-and-Licensing/How-to-install-board-files-for-Vivado-2016-2-running-on-Linux/td-p/712000
https://www.xilinx.com/support/answers/58150.html
--Syed
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他的电路板定义将从“data”下的“boards board_files”目录中读取.Vivado 2017.2具有不同的结构。
它在“data”下没有“boards”子目录。相反，它从VivadoHls_boards.xml读取板定义。
这个文件包含它列出的所有电路板的信息
这是你可以找到一些板定义文件
http://microzed.org/support/documentation/1519
https://reference.digilentinc.com/learn/software/tutorials/vivado-board-files/start
您也可以参考此链接
https://forums.xilinx.com/t5/Xilinx-Boards-and-Kits/Vivado-2017-2-board-definition-files-for-Zedboard/td-p/796785
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谢谢。
这不能回答我的问题，因为我想在创建一个新项目时添加Xilinx提供的板作为其中一个选项。
我没有董事会文件，我没有设法在互联网上找到它们。

嗨@simchask，
您是否尝试将Board Rev选项更改为All（目前最新的截图）。
问候，
弗洛朗
FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------
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使用这些设置
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谢谢。
这清除了一些混乱。
但是我对这块板子怎么办？
它没有在已安装设备的xml文件中列出（我查看了该文件）。

确实确实提供了更多选择。
但他们都有错误的设备XC7A200T而不是XC7100T。

嗨@simchask，
我不知道你为什么有XC7100T的电路板... AC701应该有一个XC7200T。
无论如何，这里有两个解决方案：
直接选择适合您项目的部件XC7100T（不是电路板）
选择带XC7200T的电路板，并在需要实现设计时更换部件XC7100T。
问候，
弗洛朗
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Vivado上列出的主板供用户参考。
正如florent所说，您可以选择设备名称代替电路板。
根据您的主板XDC文件使用XDC文件。
XDC文件应与AC701板对应。
另一个备用选项是您可以修改目标板的板定义文件。
这些文件在这里可用 Xilinx Vivado 2017.3 data boards board_files ac701 1.3
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好，
但如果用内置的例子做到这一点我无法合成。

嗨@simchask，
更改部件后，转到工具>报告>报告IP状态并升级IP。
问候，
弗洛朗
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而现在我无法模拟。
是因为现在没有定义端口吗？
Vivado模拟器2017.3版权所有1986-1999,2001-2016 Xilinx，Inc。保留所有权利。运行：C：/Xilinx/Vivado/2017.3/bin/unwrapped/win64.o/xelab.exe -wto bb4aa4f86ddc4ef190d8674735e8482f --incr --debug
典型--relax --mt 2 -L microblaze_v10_0_4 -L xil_defaultlib -L axi_lite_ipif_v3_0_4 -L mdm_v3_2_11 -L lib_cdc_v1_0_2 -L proc_sys_reset_v5_0_12 -L lib_pkg_v1_0_2 -L lib_srl_fifo_v1_0_2 -L axi_uartlite_v2_0_18 -L interrupt_control_v3_1_4 -L axi_gpio_v2_0_16 -L lmb_v10_v3_0_9 -L lmb_bram_if_cntlr_v4_0_13 -L blk_mem_gen_v8_4_0
-L generic_baseblocks_v2_1_0 -L axi_infrastructure_v1_1_0 -L axi_register_slice_v2_1_14 -L fifo_generator_v13_2_0 -L axi_data_fifo_v2_1_13 -L axi_cros***ar_v2_1_15 -L unisims_ver -L unimacro_ver -L secureip -L XPM --snapshot system_tb_behav xil_defaultlib.system_tb xil_defaultlib.glbl -log elaborate.log使用2个从属线程。
启动静态elaborationERROR：[VRFC 10-383]绑定vhdl实体base_mb_wrapper_default没有端口重置[C：/ Users / Owner / Document
s / example_project_1 / example_project_1.srcs / sim_1 / imports / base_mb / system_tb.v:23]错误：[XSIM 43-3322]库工作中顶级Verilog设计单元的静态细化失败。

嗨@simchask，
您可能需要在块设计中重新创建一些端口作为重置端口（这是因为它基于电路板参数）。
只需使用初始BD作为参考。
当您需要生成比特流时，您还需要在xdc文件中添加相应的约束。
问候，
弗洛朗
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我怎么知道所需的约束是什么？
我可以从支持的板上复制约束文件吗？

嗨@simchask，
我怎么知道所需的约束是什么？
> BD的每个端口都需要有一个位置和IO标准约束。
我可以从支持的板上复制约束文件吗？
>它可能会奏效。
确保端口名称匹配
问候，
弗洛朗
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