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为创建16位可访问寄存器，实例化8位状态或控制寄存器对的典型方法是什么？
硬件为目的提供了16位寄存器对（例如CyReGeB0B0UDB0Y01YCTL），但是我还没有弄清楚如何通知钳工这两个寄存器应该被放置到连续的UDB中。 对于数据通路，你可以通过链接它们之间的链接信号来实现，但是在这种情况下，没有什么可以链接。标准组件似乎也不支持更广泛的寄存器的分配。是否有类似于“CypPoS3x控件16”组件或一个特殊的UDB配对约束指令的东西？ 这是关键的内环，其中每个循环计数（因此，为什么它是卸载到硬件首先），因此手动结合8位访问是相当昂贵的。解决办法是强制UDB分配与PrimeTyPrand指令完全相同，但自然地，我更希望优化器有尽可能的自由支配权。 
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3个回答
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进一步挖掘表明，状态/控制寄存器本质上与UDB的16位级联设置绑定在一起，它们被分配到其中。因此，PrimeTyFrand工作区也必须强制数据路径分配，以避免不必要的工作寄存器模式。
此外，一个共同的寄存器等待状态设置（CyReGiBbCTL[0-1）-WaITY-CFG）显然被用于两个UDB银行中的任一个，这两个在我的当前配置中添加了两个读周期。 如何确定这些等待状态设置，以及如何优化它们？将系统下降到一个1 MHz的时钟，使一个等待状态下降而不达到零。假定需要快速访问总线的逻辑应该被仔细分配到UDB的一个银行中，并且要小心，以免无意中引入等待状态。 |
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主题相当深，柏树支撑案的兴起是合适的。
一种拥有“更广泛”寄存器的方法是开发FIFO。在这个线程中看到更新的组件 HTTP://www. CyPress .COM/FUMU/PSOC-5架构/FIFO采样-8OR -16-位并行输入 这也可能是相关的。 HTTP://www. CyPress .COM/FUMU/PSOC-5架构/DATAPATH-FIFO单缓冲模式和AUX控制寄存器 对不起，我帮不上忙… |
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谢谢，我想如果我自己解决不了问题的话，我会给予支持的。
并行数据路径“包装器”可能在这里工作。向FIFO转发数据将在任一方向引入额外的延迟周期。然而，状态寄存器已经隐式地用于数据路径的并行输入模式，因此可以在软件中直接读取。 老实说，我感觉到优化PSoC设计的文档和工具似乎很不完善，一般都更注重使用方便。 |
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请问可以直接使用来自FX2LP固件的端点向主机FIFO写入数据吗？
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