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CPLD逻辑电路是什么样？

问答对人有帮助，内容完整，我也想知道答案 0 CPLD逻辑电路 0
2019-10-29 09:10:54　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × iuwwufjsd 该类别下有 6 个回答。邀请回答唯安an 该类别下有 6 个回答。邀请回答华秋商城该类别下有 6 个回答。邀请回答 xlong97 该类别下有 6 个回答。邀请回答 LiangQY0758 该类别下有 6 个回答。邀请回答 cmh12 该类别下有 6 个回答。邀请回答子璇ALICE 该类别下有 5 个回答。邀请回答 CHENYUHENG 该类别下有 5 个回答。邀请回答 yweyffdsw 该类别下有 5 个回答。邀请回答 xiaoge240 该类别下有 5 个回答。邀请回答 60user190 该类别下有 5 个回答。邀请回答 wei296 该类别下有 5 个回答。邀请回答 tutu10 该类别下有 5 个回答。邀请回答 chinaruto 该类别下有 5 个回答。邀请回答 60user79 该类别下有 5 个回答。邀请回答楼丞紫澈该类别下有 5 个回答。邀请回答 wang22222 该类别下有 5 个回答。邀请回答 lingjianghui 该类别下有 5 个回答。邀请回答 lgjmjx 该类别下有 5 个回答。邀请回答 qp_12 该类别下有 5 个回答。邀请回答举报李林松相关推荐 • 谈一谈组合逻辑电路与时序逻辑电路 2439 • 为什么FPGA可以用来实现组合逻辑电路和时序逻辑电路呢？ 2578 • 逻辑电路主要逻辑门电路之间的关系是怎样的 3131 • 时序逻辑电路有什么特点？ 2088 • DSP开发板上CPLD是用来扩展IO口吗？ 3635 • 逻辑电路的纠错技术是如何实现的？ 1324 • 如何去实现时序逻辑电路和组合逻辑电路的设计呢 2403 • 设计时序逻辑电路时，如何解决电路不能自启动的问题？ 1611 • 如何利用译码器进行组合逻辑电路的设计呢 1272 • 电流速断电压闭锁保护是什么逻辑电路 1192 1个回答

答案对人有帮助，有参考价值 0 CPLD逻辑电路　　　　图6是CPLD内部逻辑电路，CPLD选用的是LATTICE公司的ispLSI1016E，逻辑设计采用原理图输入法，主要功能是对MUX的通道进行选择、对A/D转换器进行控制及产生自检代码等。图中有三个主要器件：数据双向开关、数据锁存器、译码器。数据双向开关的OE为低时，数据A0～A7传向单片机的数据线D0～D7,该数据正常时是自检代码AAH，当OE为高时，单片机数据传向CPLD内部的锁存器，用来对多路模拟开关进行选择。端口地址译码使用了单片机的RD、WR、P22、P23引脚，还使用了单片机的P20及P21引脚，它们分别连接到A/D转换器CS和CE端，具体地址定义如下：　　 CPLD自检测地址：0x0700 通道选择数据锁存器地址：0x0b00 A/D转换器写地址：0x0c00 A/D转换器读地址：0x0e00 　　　　信号MUX1～MUX5是MUX电路的前级芯片选择信号，高电平有效;DD0～DD2是MUX电路前级的通道选择信号，取值范围是0～34，对应模拟通道的1～35;DD5～DD7是MUX电路的后级通道选择信号，取值范围为0～4，分别对应前级的五个MUX的输出信号。这些信号的产生过程是：单片机通过数据线D0～D7将通道选择数据及芯片选择数据送到锁存器，产生通道选择信号DD0～DD2及DD5～DD7，再将部分数据进行译码产生MUX的片选信号MUX1～MUX5。图6 CPLD逻辑电路

2019-10-29 13:23:27 评论举报李泽明