1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我在PlanAhead有一个项目,我正在努力。
我们正在使用Zynq设备。 我是Xilinx工具的新手。 我们通常使用Altera部件。 具体来说,我已经从现有的VHDL代码中添加了一些库。 简单的事情,如数组类型声明等。但是,当我(在VHDL中)调出 library util_lib; 使用util_lib.types_pkg.all; 我在那一行得到了编译器错误。 在图书馆找不到。 请确保已编译库,并且VHDL文件中存在库和use子句。 在“库”窗格中,我看到我的“util_lib”下面有三个vhdl文件,包括types_pkg.vhd。 更多信息:我正在尝试实现自定义AXI Lite IP Core,以便我可以从我的PL算法操作的ARM9用户空间进行寄存器控制。 所以在XPS中,我添加了一个AXI Lite模板并设置了它的寻址等。现在我在user_logic.vhd中工作并且调用我自己的库一直存在问题。 我“添加源”,导航到感兴趣的文件并添加它...指定我打算放入的库。它显示在库窗格中...但是当我尝试合成上面的错误时失败 。 那么我的用户逻辑无法完成合成...特别是因为我已经实例化了该文件中声明的一些类型的信号。 有人知道我是否遗漏了什么? 谢谢。 |
|
相关推荐
2个回答
|
|
所以我进一步缩小了问题范围。
它似乎比计划之前的XPS更多。 我在XPS中创建了AXI Lite外设,然后将整个系统与ARM和PL一起导出到planAhead。 如果我根本不修改外围设备,AXI Lite外设将在XPS中编译。 但是一旦我添加像USER库这样的东西 - 这里添加了美国图书馆 行,它不会编译。 因此,似乎我需要将这些库添加到XPS项目中,并且planAhead项目和XPS项目是不同的东西。 所以我一直在搜索XPS中的文档和菜单,我找不到怎么做! 有谁知道怎么样? |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2461 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1159浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
450浏览 1评论
2005浏览 0评论
729浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 06:05 , Processed in 3.092194 second(s), Total 78, Slave 62 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号