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W，
听起来像一条不受限制的路径 - 在添加探测器之后只能满足时间要求的路径。 我会抛出S6的工具，然后开始做你从未做过的实际调试，并修复你的设计中仍然存在的错误。 或者，你可以（应该）回去并真正修复S3设计（因为你已经在你面前）了。 通常添加负载实际上并没有对时序做任何事情，因为所有互连都是缓冲的。 但是，路由发生了变化，因此某些路径上的延迟确实发生了变化。 您是否在FPGA_Editor中手动编辑？ 你有没有撕裂和重新路线？ Austin Lesea主要工程师Xilinx San Jose |
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这听起来像是时钟域交叉问题的经典案例。
即使只有一个 时钟域，如果您有任何设计的异步输入，您可以最终得到 像你看到的问题。 一个放置工作，另一个放置失败，当你 到达它的底部，你发现你有两个尝试同步的翻牌 异步输入，以及两个触发器的相对路由延迟构成一个版本 工作和另一个挂断。 如果你有方便的话，你可能想在Spartan 3系统中尝试一个实验。 重建 该项目有许多不同的起始种子，用于放置，看看是否有一些 它们在原始系统中失败了。 这些问题很难找到。 你可以从看不受约束的路径开始 在Post P＆amp; R时间报告中（您需要打开报告无约束的选项） 路径）。 也许会有一些东西会跳出来。 - Gabor |
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我只是想提供一个快速更新......
我正在阅读Xilinx WP309（针对Spartan6），我发现“使用物理约束”部分非常有用。 可以在合成期间设置LUT压缩设置。 选择是“否”，“自动”和“区域”。 当我将其设置为“区域”时，即使我更改了代码，项目也会在硬件上运行。 我不确定这是否是最好的解决方案，但它似乎有用，它至少给了我一些我可以在短期内使用的东西。 我想尝试弄清楚它是否是代码中的某些内容，或者它是否真的是一个综合工具问题，但我会将其保存一天。 谢谢你的建议。 |
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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