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您的项目非常不寻常，并且通过这种比较不清楚您希望实现的目标。
如果要查明FPGA是否较慢，那么肯定是。 350nm = 0.35um，Xilinx在此过程节点中具有以下系列。 XC9500XL XC4000XL XC4000XLA XCR3000XL（CoolRunner XPLA3） ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 在原帖中查看解决方案 |
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如果http://www.wikinvest.com/stock/Xilinx_(XLNX)/Product_Families上的信息是正确的，您将找不到任何您仍可购买和设计的旧信息。
------------------------------------------“如果它不起作用 模拟，它不会在板上工作。“ |
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您的项目非常不寻常，并且通过这种比较不清楚您希望实现的目标。
如果要查明FPGA是否较慢，那么肯定是。 350nm = 0.35um，Xilinx在此过程节点中具有以下系列。 XC9500XL XC4000XL XC4000XLA XCR3000XL（CoolRunner XPLA3） ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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FPGA不会实现单独的门，而是查找表，可以生成多个变量的任何函数。
您尝试匹配晶体管栅极延迟的努力不会为大多数设计提供任何有意义的数据。实际测量任何实际栅极延迟的唯一时间是进位链。 CLB上的进位链有几个缓冲区，您可以控制其中一个输入，以便在那里进行一些有意义的测量。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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嗨，
感谢您的帮助。 我在Xilinx ISE 10.1版本中找到了coolrunner，这解决了我的问题。 由于我签署的NDA，我无法透露我的项目的具体细节，但作为其中的一部分，我必须使用标准单元实现电路的一部分，其余部分使用FPGA。 一种混合实现。 只有技术一致，这才是合理的。 当然，这只是一个实验，假设我们可以制造的最佳晶体管尺寸为350nm。 我被迫从某些技术方面选择350nm。 不管怎么说，多谢拉.. |
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只有小组成员才能发言，加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
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有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
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