[问答]

是否可以在没有PLL的情况下通过BUFIO2使用SR数据接收

问答对人有帮助，内容完整，我也想知道答案 0 你好，我将使用Aptina图像传感器，其中27Mhz x 12 = 324 Mhz，SDR 324Mbit / s。 FPGA- Xilinx Spartan 6 所以我需要反序列化因子12：1，数据接收通过LVDS接口和数据方面的时钟。我需要反序列化这些数据。如果我将使用SERDES Xilinx logiCoreSelectIO向导。我需要在SDR模式下设置反序列化因子6：1。和一条数据线。并且我会得到比原始时钟（27Mhz）快2倍的并行数据？我应该使用PLL，还是只使用BUFIO2？因为我想收到多传感器数据。是否可以在没有PLL的情况下通过BUFIO2使用SR数据接收，因为Spartan 6 PLL资源有限。我可以连接多少个传感器（LVDS-D + D-和CLK + CLK-）？感谢您的时间 0
2020-3-9 09:26:29　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答举报张丽华相关推荐 • 用PLL输出驱动BUFIO2出错该怎么办？ 1583 • BUFIO2的输入信号无法路由 3620 • 将BUFIO2模块输出连接到IODELAY2模块时出错 2674 • 为什么当我将错误降级为警告时，在FPGA编辑器中就找不到BUFIO2了？ 2556 • 请问哪些时钟区域映射到哪个BUFIO2区域？ 2460 • 请问BUFIO2和BUFG和ODDR2的解决方案是否用于时钟路由 3229 • Spartan-6 BUFIO2/BUFIO2FB放置限制在哪里记录？ 2026 • 2个BUFIO在同一个时钟功能对中？ 1016 • xapp1064时钟反馈路径延迟问题 1673 • 将GCLK输入连接到多个PLL 2161 2个回答

答案对人有帮助，有参考价值 0 谢谢。为了答案。 27Mhz基于传感器时钟，但LVDS输出为27x12 = 324Mhz 在这个频率传感器中划分像素。

2020-3-9 09:57:30 评论举报张坤