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大家好，
我是ISE，FPGA和VHDL的新手。 我正在使用Mercury Nova FPGA板（Spartan 3a）。 我正在运行Gentoo Linux（我知道是不支持的）。 当我创建一个项目时，似乎我的用户约束永远不会从我第一次输入用户约束文件时更新。 示例： 这是我的新用户约束文件。 NET“CLK”LOC =“P43”| IOSTANDARD = LVTTL; NET“CLK”TNM_NET =“CLK”; tiMESPEC“TS_CLK”=周期“CLK”20 ns高50％; NET“S1”LOC =“P59”| IOSTANDARD = LVTTL; NET“S2”LOC =“P60”| IOSTANDARD = LVTTL; NET“S3”LOC =“P61”| IOSTANDARD = LVTTL; NET“S4”LOC =“P62”| IOSTANDARD = LVTTL; NET“S5”LOC =“P64”| IOSTANDARD = LVTTL; NET“S6”LOC =“P57”| IOSTANDARD = LVTTL; NET“S7”LOC =“P56”| IOSTANDARD = LVTTL; 这是我的代码（取自Mercury Nova网站示例并由我编辑）： 图书馆IEEE; 使用IEEE.STD_LOGIC_1164.ALL; 实体led_demo是 港口（ CLK：在std_logic中; S：输出std_logic_vector（1到7） ）; 结束led_demo; led_demo的架构rtl是 信号计数：整数范围0到49999999：= 0; 信号脉冲：std_logic：='0'; 开始 计数器：进程（CLK） 开始 如果clk'event和clk ='1'那么 如果count = 49999999那么 计数脉冲）; 结束rtl; 现在如果我检查设计属性，那么“Pin out report”我看到了这个： 如您所见，S7-S7与我的约束文件不匹配。如果我在FPGA上使用逻辑分析器，我可以根据“引脚分布报告”看到输出有效。 这不是我的约束文件，但不是我想要的。 为什么我看到S1-S7已经从我的约束文件中映射出来了？ 是否有一个我缺少的步骤或者是什么？ 
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7个回答
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我可能解决了这个问题...我需要稍后对设备进行编程。
我想因为我使用“std_logic_vector”，那么我的约束文件应如下所示： NET“CLK”LOC =“P43”| IOSTANDARD = LVTTL; NET“CLK”TNM_NET =“CLK”; TIMESPEC“TS_CLK”=周期“CLK”20 ns高50％; NET“S”LOC =“P59”| IOSTANDARD = LVTTL; NET“S”LOC =“P60”| IOSTANDARD = LVTTL; NET“S”LOC =“P61”| IOSTANDARD = LVTTL; NET“S”LOC =“P62”| IOSTANDARD = LVTTL; NET“S”LOC =“P64”| IOSTANDARD = LVTTL; NET“S”LOC =“P57”| IOSTANDARD = LVTTL; NET“S”LOC =“P56”| IOSTANDARD = LVTTL; 如果这是正确的，有人可以指向我一些文件，为什么，或解释为什么我需要将值包含在内？ 在原帖中查看解决方案 |
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嗨，
此约束文件是否已添加到ISE项目中？ 在对约束文件（UCF）进行更改后，您是否重新运行了实现？ 你能附上你的翻译报告（.bld）文件吗？ 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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根据你的描述，看起来.ucf文件没有得到处理。如果你引用.bld文件，你应该找到类似下面的消息来解释从ucf文件“Simplex_Tx_4lane_exdes.ucf”设计的约束......你能证实这一点吗？
-------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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vemulad：
已经添加了约束文件，并且已经运行Implimentation看到这个（我想是这样......）： 我附上了我的.bld文件“led_demo.bld。 venkata：我在.bld文件中看不到一行。 但是附上.bld也可供您查看。 感谢您的回复和您的时间。 led_demo.bld 1 KB |
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我可能解决了这个问题...我需要稍后对设备进行编程。
我想因为我使用“std_logic_vector”，那么我的约束文件应如下所示： NET“CLK”LOC =“P43”| IOSTANDARD = LVTTL; NET“CLK”TNM_NET =“CLK”; TIMESPEC“TS_CLK”=周期“CLK”20 ns高50％; NET“S”LOC =“P59”| IOSTANDARD = LVTTL; NET“S”LOC =“P60”| IOSTANDARD = LVTTL; NET“S”LOC =“P61”| IOSTANDARD = LVTTL; NET“S”LOC =“P62”| IOSTANDARD = LVTTL; NET“S”LOC =“P64”| IOSTANDARD = LVTTL; NET“S”LOC =“P57”| IOSTANDARD = LVTTL; NET“S”LOC =“P56”| IOSTANDARD = LVTTL; 如果这是正确的，有人可以指向我一些文件，为什么，或解释为什么我需要将值包含在内？ |
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恩，那就对了。
这些是每个特定位的引脚名称。 如果在技术原理图或平头中合成后打开设计，您可以看到已在修改后的ucf中应用的引脚名称。 约束与您的引脚名称相关联。 希望有所帮助。 |
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只有小组成员才能发言，加入小组>>
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