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嗨，
我试图理解“write_vhdl”和“write_verilog”之间的差异。 我有一个设计，我想从中创建一个网表。 设计是用VERILOG编写的，我用“write_verilog”命令创建了一个VERILOG网表。 我能够在一个没有问题的新项目中使用这个网表。 但是，如果我使用“write_vhdl”命令，我不能在新设计中使用VHDL网表文件（我收到一些错误，说该文件仅用于模拟：“[Synth 8-3431] VHDL文件是为 模拟，不允许作为综合的输入......“）。 如果我想创建VHDL网表，我是否必须用VHDL编写代码？ 如何从VERILOG设计创建VHDL网表？ 
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3个回答
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目前有三种方法可以实现如下目的：为IP创建一个单独的项目，合成并使用write_verilog或write_vhdl来获取核心的结构网表。
您可以使用Vivado工具中的Manage IP流来生成单独的IP核项目。 另一种选择是将IP核设置为整个项目的顶层，合成它，编写verilog或VHDL文件并将其添加到项目中; 这样，您不需要创建单独的项目或复制原始IP。 您还可以将CORE Generator独立使用CORE Generator项目设置设置为结构仿真模型，然后将源导入Vivado工具。 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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我总是使用第二个选项，但是如果我使用“write_verilog”命令创建的文件，它的效果很好，如果我使用“write vhdl”命令创建文件，它就不会......
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您是否有任何理由想使用vhdl网表创建项目？
我更喜欢用于模拟或验证的vhdl网表。要在顶层使用网表，请尝试将模块定义为黑盒并使用edf文件。 -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------- |
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只有小组成员才能发言，加入小组>>
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