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嗨，
对于下面的代码片段，合成后会得到哪种类型的加法器？ 例如：半加法器，全加器，CLA，Ripple加法器？ 模块ee（输入a，e，输出reg c）; 总是@（*）c = a + e; endmodule 
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5个回答
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由于所有端口只有一位宽，因此甚至无法生成完整的半加器。
事实上，你得到的只是一个异或门。 在任何情况下，这只是一个学术问题，因为在FPGA中，LUT可以实现其输入的任何功能。 进一步开始添加更多位后，FPGA中的实现开始使用专用进位逻辑，并在Spartan 6等实现中使用先行进位加法器，或者在Spartan 3等其他实现中进行简单的纹波进位。 - Gabor 在原帖中查看解决方案 |
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嗨，
由于您只使用两位作为输入，因此将合成为半加法器 谢谢 Shreyas -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新主题之前，在论坛或xilinx用户指南中发布问题。 请注意 - 如果提供的信息解决了您的问题，请将答案标记为“接受为解决方案”。给予您认为有帮助且回复导向的帖子给予荣誉（左侧提供的星标）.---------- -------------------------------------------------- ---------------------------------- -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新帖子之前在论坛或xilinx用户指南中发出问题。请注意 - 如果提供的信息解决了您的问题，请将答案标记为“接受为解决方案”。给予您认为有用的帖子给予荣誉（右边提供的星号） 并回复.---------------------------------------------- ------------------------------------------------ |
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嗨，
合成代码后，打开技术原理图，看看它是如何合成的。 代码正在合成到LUT中，如果双击LUT，您可以看到真值表和用于输出的LUT方程。 如上所述，它将被合成为半加法器，并且由于您仅使用一位进行求和输出，因此将跳过进位输出。 |
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由于所有端口只有一位宽，因此甚至无法生成完整的半加器。
事实上，你得到的只是一个异或门。 在任何情况下，这只是一个学术问题，因为在FPGA中，LUT可以实现其输入的任何功能。 进一步开始添加更多位后，FPGA中的实现开始使用专用进位逻辑，并在Spartan 6等实现中使用先行进位加法器，或者在Spartan 3等其他实现中进行简单的纹波进位。 - Gabor |
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谢谢大家，这很有帮助:)
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只有小组成员才能发言，加入小组>>
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