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大家好，
我正在尝试在网表生成过程中保存的一个IP上保存端口。 目前端口没有连接任何东西。 我们的想法是使用Inserterto为这些信号添加chipcope ILA和一些FSL总线，我无法直接从EDK切片。 到目前为止，在我的ucf文件中，我尝试过： NET“/ PortName”保持 要么 使这些端口成为新连接 - 所以我有一个网名 NET“”保持 并且它们都没有从优化中保存网。 保持这些网络不被优化，我是否缺少一些东西？ 我的环境：我使用的是ISE14.7 
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7个回答
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你好@ anikitos25，
尝试使用Save Net Flag约束。 请查看UG下方第245页的其他详细信息 http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdf 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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你好@ anikitos25
尝试使用MARK_DEBUG属性。 有关语法详细信息，请参阅http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdf的第163页。 另请参阅此文章：http：//www.xilinx.com/support/answers/41246.html 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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他们是在综合或实施方面进行了优化。
您是否尝试在精心设计中分配调试网，然后保存约束，该工具应为您编写适当的约束。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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“保留未使用的输入”在您的设计中不起作用，因为这些输入未在NGDBuild中编译的网表中定义。
这是因为XST优化了没有逻辑连接的输入。 要防止XST移除输入，请在设计中实例化IBUF原语，并将IBUF的输出引脚连接到标有KEEP属性的信号。 然后NGDBuild会给你一个警告，说明IBUF的输出信号没有负载，这是正确的。 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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如果您正在尝试探测信号，那么为什么要保持信号开放？
你可以直接探测感兴趣的信号吗？ 理想情况下，如果您正确应用constraitns，网络应该从修剪中保存。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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主要问题是我想同时探测这些端口以及FSL总线。
但是，我不能直接从XPS探测FSL总线 - 没有我发现的芯片范围选项（XPS-> DEBUG-> DEBUG_OPTIONS-> ADD CHIPSCOPE PERIPHERAL -ILA / VIO / AXI-Monitor）所以我必须使用Core Inserter来探测 FSL总线，但我想探测的端口得到优化。 |
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