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使用quarters ll 13.0调用modelsim仿真报错，不知道是哪里错了。
下面是代码： module ADC0809sampling(clk,ale,start,oe,eoc,adds,data_in,data_out,rst); input clk; input rst; input eoc; input [7:0]data_in; output ale; output start; output oe; output [2:0]adds; output [7:0]data_out; reg ale,start,oe; wire [2:0]adds; reg [7:0]data_out; reg [7:0]data_temp; reg [7:0]state; parameter st0=7'b0000000, st1=7'b0000001, st2=7'b0000010, st3=7'b0000100, st4=7'b0001000, st5=7'b0010000, st6=7'b0100000, st7=7'b1000000; always @(posedge clk or negedge rst) begin if(!rst) begin data_temp<=0; state<=st0; end else case(state) st0: begin ale<=1'b0; start<=1'b0; oe<=1'b0; state<=st1; end st1: begin ale<=1'b1; start<=1'b0; oe<=1'b0; state<=st2; end st2: begin ale<=1'b0; start<=1'b1; oe<=1'b0; state<=st3; end st3: begin ale<=1'b0; start<=1'b0; oe<=1'b0; state<=st4; end st4: begin if(eoc==1'b1) state<=st5; else state=st4; end st5: begin ale<=1'b0; start<=1'b0; oe<=1'b0; state<=st6; end st6: begin ale<=1'b0; start<=1'b0; oe<=1'b1; data_temp<=data_in; state<=st7; end st7: begin ale<=1'b0; start<=1'b0; oe<=1'b0; state<=st0; end endcase end assign adds=3'b001; always @(negedge oe) data_out<=data_temp; endmodule testbench如下： `timescale 1ns/1ps module ADC0809sampling_tb; reg clk; reg eoc; reg [7:0]data_in; reg rst; wire [2:0]adds; wire oe; wire start; wire [7:0]data_out; wire ale; ADC0809sampling T0(.clk(clk), .ale(ale), .start(start), .oe(oe), .eoc(eoc), .adds(adds), .data_in(data_in), .data_out(data_out), .rst(rst)); initial begin clk=0; rst=0; #100; rst=1; end always #20 clk=~clk; initial begin data_in=8'b00000000; eoc=1; end always@(negedge start) begin eoc=0; data_in<=data_in+1'b1; #200 eoc=1; end endmodule 编译和仿真结果图片在下面，是程序错了还是啥问题呀，研究了两三天了，好难！ 
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2个回答
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可能是操作问题：
01.两个警告warning，直接看第二个，显示I/O分配未完成。这个warning直接导致第一个error。 02.第一个error显示25个pins未准确分配，它由“01”描述的warning导致。 03.缺少Synopsys的引脚约束文件“ADC0809sampling.sdc”。 由上述三点，导致时序仿真的时序不满足requirements。 //------- 每条可以单独执行的建议： a.完成引脚分配，满足Synopsys的需求； b.功能仿真不需要引脚分配，附图就是功能仿真结果。功能仿真没有问题之后完成引脚约束，再进行时序仿真。 //------- 功能仿真截图如下：
最佳答案
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4 条评论
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我复制你的代码，直接进行功能仿真没有任何问题，所以要查找你这边软件设置或者软件关联的问题。
平时我很少用modelsim，软件环境是Xilinx_FPGA的开发软件vivado2019.1自带sim工具。 01.建议你查看以往的仿真工程能否正常打开。 02.如果“01”正常，那么是现在的工程设置问题；如果“01”不正常，软件关联有问题/modelsim设置有问题。 03.尝试使用其他电脑仿真。
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