1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
我在使用Vivado 2015.2.1中的FIR comipler v7.2 IP时遇到了有意义的响应 我已经设置了一个非常简单的块设计来检查冷杉响应: shift_ram,16位宽,16位深,配置为循环缓冲区,并使用以下序列进行初始化,以用作arb波形发生器: 在100 MHz时钟的每个周期,移位ram首先输出最后一个样本,然后向序列的开始移动并循环返回。 FIR的系数是7抽头延迟: 这是行为模拟: 我预计脉冲输出会延迟7个时钟。 相反,我得到了8个时钟的扩散,然后过滤器停止响应。 我没有对FIR gui的默认参数进行任何更改,除了更改coeffs。 谁能解释一下吗? |
|
相关推荐
1个回答
|
|
问题是你没有适当注意握手信号的作用(tvalid& tready)。
默认情况下,FIR编译器的输入采样频率为1KHz,时钟频率配置为300MHz。 这意味着输入tready每隔一段时间才会变高。 但是,您假设它每个时钟都接收一个新样本(并且每个时钟输出一个新样本),但事实并非如此。 探测tvalid / tready信号以查看我的意思。对于更简化的情况,请使输入采样频率=时钟频率。 然后你会得到一个非常大的滤波器,但它会像你期望的那样在每个时钟周期输入/输出新的样本。 www.xilinx.com |
|
|
|
只有小组成员才能发言,加入小组>>
2423 浏览 7 评论
2824 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2465 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1180浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
587浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
452浏览 1评论
2005浏览 0评论
731浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-24 02:24 , Processed in 1.527436 second(s), Total 78, Slave 62 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号