完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛|
你好，
我目前正在为我的Zynq 7020 FPGA做一个RTL引脚规划。 我有一个非常基本的问题。 我在PL EMI上的PS和AXI EMC v3.0 ip核心上只有很少的接口。 在合成之前，我可以为此IP核进行引脚规划吗？ 另请告诉我针脚规划的整个步骤。 
0
|
|
相关推荐
3个回答
|
|
|
S，
示例板文件很有用：看一下板子（Zybo，Zynq ZC702，ZC706等）。 加载示例设计，检查原理图和约束文件。 然后，您将看到如何分配IO物理连接（封装引脚）。 在您自己的电路板设计中，请尝试按照示例（尝试为相似的功能分配相同的引脚）。 这些工具会告诉您是否无法选择（不能使用引脚）。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
非常感谢您的回复。
我可以检查一个示例设计，但是在我的项目中，我还没有在RTL中创建任何设计。 我需要对PS和AXI EMC v 3.0IP内核上的资源进行预RTL引脚规划。 在编写rtl设计文件时，是否要完成针脚规划？ |
|
|
|
|
|
S，
通常，引脚规划最好在RTL完全写入后进行，并进行正确模拟。 专用引脚（电源，接地，配置，收发器，处理器[Zynq]）在RTL之前分配，但最好的结果是让工具将IO放在开头。 强制IO到引脚可能会导致时序问题和次优设计。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
只有小组成员才能发言，加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2459 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1142浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
447浏览 1评论
2002浏览 0评论
726浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2956
评论
淘帖
332
