完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,
我使用Ultrascale Virtex Devices和Vivado工具, 在ASIC RAM中,ther是一个单独的奇偶校验写使能位,但在FPGA RAM中没有单独的Pariaty写使能位。 如何实现ASIC RAM奇偶校验写入启用ino FPGA RAM。 谢谢娜文G K. |
|
相关推荐
2个回答
|
|
你真的需要同一主题的三个主题吗?
我认为最简单的方法是将奇偶校验数据存储在一个“正常”字节中。 因此,不是在9位模式下使用Block RAM(8位数据加1位奇偶校验),而是将其置于18位模式,在另一个字节中存储8位数据和1位奇偶校验。 由于字节具有单独的写使能信号,因此可以使用奇偶校验位的第二个写使能。 如果你有足够的RAM可以使用,这应该很好用。 另一种选择可能是将数据保存在块RAM中,并将(小得多)奇偶校验保存在分布式RAM中。 如果你在1K * 18模式下使用RAM,那么它应该只需要几片即可为你提供1K * 2的奇偶校验RAM。 当然,对于小型RAM,您可以在分布式RAM中完成所有工作。 对于非常大的RAM,您可能正在以64K * 1模式运行Block RAM,并且八个并排获取一个字节的数据。 添加奇偶校验(使用写入启用)就像添加第九个RAM一样简单。 或者你可以使用最“高效”(在空间方面)的方法,即从RAM中读取数据(包括奇偶校验),更新你需要的任何位,然后将其写回。 “奇偶校验写使能”位仅选择是否更新奇偶校验位。 尽管如此,我真的不得不质疑你为什么要在奇偶校验位上进行写使能。 如果在更新数据时不更新它,奇偶校验并不是非常有用... |
|
|
|
尽管如此,我真的不得不质疑你为什么要在奇偶校验位上进行写使能。
如果在更新数据时不更新它,奇偶校验并不是非常有用... (不是我提倡这个,但是......)我可以看到设计在主数据写入后更新时钟上的奇偶校验位,并且类似地在主数据读取后的一个时钟读取奇偶校验位。 这将允许您保持奇偶校验生成并检查关键路径。 Avrum |
|
|
|
只有小组成员才能发言,加入小组>>
2283 浏览 7 评论
2694 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2178 浏览 9 评论
3254 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2321 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
585浏览 1评论
1650浏览 1评论
148浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2303浏览 0评论
616浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-25 19:20 , Processed in 1.116216 second(s), Total 49, Slave 43 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号