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Xilinx工具:vivado
在图中,TX_CLK_i直接连接到TX_CLK_o。 此外,TX_CLK_i将驱动输出数据引脚(TX_DAT)。 我想使用输出时钟(TX_CK_o)作为参考时钟,用于设置输出数据引脚(TX_DAT)上的输出延迟但是我找不到约束向导工具中的TX_CL_o和TX_DAT。 但是,我使用TX_CLK_i作为参考时钟来设置输出数据引脚(TX_DAT)的输出延迟。 我可以找到TX_CLK和TX_DAT inConstraints Wizard Tool。 如何使用TX_ClK_o作为参考时钟来设置输出延迟? 我可以使用create命令将输出时钟(TX_CK_o)设置为参考时钟,如下所示吗? “create_clock -period 8.000 -name TX_ClK_o -waveform {0.000 4.000} [get_ports TX_ClK_o]” 谢谢 |
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1个回答
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- >>>>我很抱歉上一条消息中有一些打字错误。
Xilinx工具:vivado 在图中,TX_CLK_i直接连接到TX_CLK_o。 此外,TX_CLK_i将驱动输出数据引脚(TX_DAT)。 我想使用输出时钟(TX_CK_o)作为参考时钟,用于设置输出数据引脚(TX_DAT)上的输出延迟但是我找不到TX_CLK_o和TX_DAT inConstraints Wizard Tool。 但是,我使用TX_CLK_i作为参考时钟来设置输出数据引脚(TX_DAT)的输出延迟。 我可以找到TX_CLK_i和TX_DAT inConstraints Wizard Tool。 如何使用TX_ClK_o作为参考时钟来设置输出延迟? 顺便说一句,我可以使用create_clock命令将输出时钟(TX_CK_o)设置为参考时钟,如下所示? “create_clock -period 8.000 -name TX_ClK_o -waveform {0.000 4.000} [get_ports TX_ClK_o]” 谢谢 |
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