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Xilinx工具：vivado
在该图中，TX_CLK_i连接到pll_x1模块的输入时钟。 然后，pll_x1的输出时钟连接到ODDR。 接下来，ODDR的输出引脚将连接到I / O引脚（TX_CLK_o）。 我想使用下面的约束命令来设置时钟转发，但我在合成时发现了警告。 警告是什么意思？ // constraints命令 create_generated_clock -name TX_CLK_o -source [get_pins clock1_forward / C] -divide_by 1 [get_ports TX_CLK_o] //警告 [Synth 8-3321] top.xdc第283行的约束空源列表。 [ “top.xdc”：283] 
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3个回答
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嗨@ rndso，
请参考以下AR＃54799供您参考： http://www.xilinx.com/support/answers/54799.html 谢谢， Sarada -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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此警告仅在综合期间或在实施期间发生吗？
在两个阶段都读取XDC，此约束仅对实现阶段很重要。 有时这样的约束无法在合成阶段正确解析，并发出警告...... 如果这仅在合成期间发生，但约束在实现中正常工作，则可以忽略它。 如果要禁止它，则将约束拆分为两个单独的文件; 一个具有除此之外的所有约束（以及依赖于生成的时钟的set_output_delay命令），以及仅具有create_generated_clock和关联的set_output_delays的约束。 然后将第二个约束文件的“USED_IN_SYNTHESIS”属性设置为false。 Avrum |
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只有小组成员才能发言，加入小组>>
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