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在实现后功能模拟中在特定时钟边缘处发生的事件（例如，计数器的重置）发生在实现后时序模拟中的后续边缘。
请求围绕可能的原因提出意见。 Suresh kumar 
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2个回答
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几乎可以肯定这是由于输入刺激。
在零时间仿真中，FPGA引脚上时钟的上升沿与设计中每个触发器的时钟上升沿相同（除非您使用的是有意创建的MMCM / PLL） 一段时间延迟）。 这包括首先对输入输入进行采样的触发器和生成输出的触发器。 在反向注释的时序仿真中，FPGA内部时钟的传播非常重要。 根据您的时钟方案（如果您使用MMCM / PLL来校正时钟），内部触发器的时钟上升沿可能在引脚时钟的上升沿之后，甚至在时钟之前 引脚时钟的上升沿（由于MMCM / PLL的时钟偏移）。 此外，数据的插入延迟（通过输入缓冲器和任何可能的组合逻辑）也不为零。 这些路径的时序以及输入的应用时间决定了时钟的哪个边缘将采样哪组输入数据。 如果您的输入信号（在引脚处）在引脚上的时钟上升沿或非常接近时钟的上升沿发生变化，那么系统的行为在零时间和全时序模拟中很容易发生变化。 如果你真的想要做到这一点，你需要确保FPGA引脚上的输入激励与实际系统中的输入激励相同。 当然，这假设您已正确设计输入接口 - 选择了合适的时钟方案 - 使用适当的set_input_delay和set_output_delay命令约束输入 - 确保设计满足这些约束的时间要求 如果你做了所有这些，那么时序仿真的行为将是“正确的” - 与“真实系统”中的一致。 尽管如此，行为模拟可能不匹配 - 您可能需要修改输入信号的时序和输出信号的采样，以与您正在执行的“周期精确”模拟保持一致。 Avrum |
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