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嗨，
我在Vivado上创建了一个硬件平台，生成比特流并在SDR上实现（由ZYNQ SoC组成）。 现在我想使用Vivado生成的HDL文件（verilog）在System Generator中实现相同的功能。 是否可以直接将所有设计文件从Vivado导出到System Generator的方法。 谢谢 Ranjeeth 
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2个回答
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您可以通过黑盒子来完成http://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_2/ug897-vivado-sysgen-user.pdfhttp://www.xilinx.com/support/documentation/sw_manuals/xilinx11
/sysgen_user.pdf 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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你好Balkrishan，
我的设计文件包含28个IP。 每个IP包含10个以上vivado生成的HDL文件。 所以总共有300多个HDL文件。 那么我应该为每个代码创建黑盒子吗？ 谢谢 Ranjeeth |
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只有小组成员才能发言，加入小组>>
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