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嗨，
我是这个社区的新手，熟悉FPGA及其语言（VHDL，VERILOG）。 我在MIG 7系列内存控制器中遇到了一些问题。 我为（Artix 7）设计了带有核心工具生成器的MIG（DDR3 SDRAM）。我只想用Modelsim运行example_design，看看它是如何工作的。 我正在关注UG586.pdf手册和一些readme.txt文件，了解“如何实现模拟”。 但我不这么认为我走上正轨。 我追踪的轨道，如果我错了，请纠正我。 通过ISE Design命令提示符从文件夹（D： Users ARTIX 7 mig_7series_v1_9 example_design par）运行ise_flow.bat。 但我收到错误，如（D： Users New_Artix_7 mig_7series_v1_9 example_design par>，如果不存在exmple_top.ngc“（SYNTHESIS中的回声失败，MAP中的回声失败，PAR中的回声失败，转换中的回声失败，回声失败） BITGen） 之后，我需要从ISE Design命令提示符运行create_ise.bat。 下一步将berunvsim（Modelsim）通过ISE Design命令提示符并将目录更改为sim以及rtl和sim文件夹中的文件和编译文件。 下一步是运行compxlib来生成unisim，secureip和unisims_ver库。 在modelsim中映射它们。 最后一步是执行do sim.do commandin modelsimprompt。 我对吗 ？ 过去两周我正在研究这些事情。 如果我听起来不错，我道歉。 提前致谢 萨马德瓦哈卜 
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3个回答
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你好
在映射模拟库并在模拟目录中运行sim.dofile之后，应该完成模拟，没有任何问题。 您在此流程后看到的错误是什么？ 您使用的是哪个版本的ISE和Modelsim？ 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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你好@ sarmad_wahab
您需要在ISE中使用compxlib为Modelsim编译库，然后按照以下步骤操作 a）用户应调用Modelsim模拟器GUI。 b）将当前工作目录路径更改为sim文件夹（ipcore_dir ip_name example_design sim）。在Modelsim提示符下，键入以下命令以更改目录路径。 光盘 c）使用sim.do文件运行模拟。 在Modelsim提示符下，键入以下命令：do sim.do d）要退出模拟，请在Modelsim提示符下键入以下命令：quit -f 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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嗨，
感谢您的回复。 我做了同样的事情，但是我解决了这个问题，只是将语言从VHDL改为MIG的Verilog，并在ISE Design套件中创建了新项目。 复制所有数据然后模拟。 它的工作正常。 谢谢 ：） |
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只有小组成员才能发言，加入小组>>
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