[问答]

用FPGA的GPIO作为输入，采集高低电平

3756 FPGA 来自手机

问答对人有帮助，内容完整，我也想知道答案 0 我想用FPGA的GPIO口作为输入，采集外来的高低电平，读取管脚数据的verilog语句怎么写，小白一枚，刚刚开始学习 0
2020-5-17 18:24:57　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报刘小逸相关推荐 • GPIO口采集高低电平，压降很大咋回事 2423 • 怎么用ARM9的GPIO口检测高低电平及如何在QT界面显示传感器采集的数据 5161 • 用DSP的GPIO的高低判断故障，请问检测GPIO的电平时，高于多少V算是高电平，低压多少V算是低电平？ 8427 • 把PA5设置成为上拉输入，为什么读管脚的高低电平时是低电平 7241 • 单片机输入IO接下拉电阻和电容，检测高低电平出问题 4821 • 在哪里可以设置GPIO输出高低电平呢 1344 • 是否可以直接用FPGA输出3.3V给dac5688，它判断高低电平的门限是多少？ 44 • STM32 F103c8t6 引脚做输入检测高低电平判断出错是为什么？ 4780 • 求一个利用28027AD模块进行电压采样并根据电压大小输出高低电平（已经有类似的例程但需要改动） 9216 • 请问通过设备树是不是无法设置GPIO输出高低电平？ 1409 1个回答

答案对人有帮助，有参考价值 0 你这个问题比较难，先看一下论坛里的几个问题： 01. https://bbs.elecfans.com/jishu_1929443_1_1.html 求助：关于实现类似双边沿单稳态电路的办法，使用的是xilinx的ZYNQ7010。 02. https://bbs.elecfans.com/jishu_1890462_1_1.html 哪位大佬会Verlog HDL语言设计洗衣机控制器 03. https://bbs.elecfans.com/jishu_1890042_1_1.html 基于FPGA的PPM调制系统 04. https://bbs.elecfans.com/jishu_1856120_1_1.html 如何产生带有死区时间控制的互补pwm //-----------------------参考以下代码 module gpio_test( //------clk_rst_signals sys_clk , sys_rst_n , //------gpio_signals gpio_i_01 , gpio_i_02 , //------result_signals test_o_01 , test_o_02 ); //-----part1 : port_signals, parameter------------------------------------------------------------------------------------- //------clk_rst_signals input sys_clk ; input sys_rst_n ; //------gpio_signals input gpio_i_01 ; input gpio_i_02 ; //------result_signals output reg gpio_i_01 ;//reg output wire [00:00] gpio_i_02 ;//wire //-----part2 : test_o_01/test_o_02----------------------------------------------------------------------------------------- always@(posedge sys_clk or negedge sys_rst_n) //test_o_01使用非阻塞方式赋值 begin if(!sys_rst_n) begin test_o_01 <= 1'b0 ; end else begin test_o_01 <= gpio_i_01 ; end end assign test_o_02 = gpio_i_02 ;//test_o_02使用阻塞方式赋值方式1 /* always@() //test_o_02使用阻塞方式赋值方式2 begin test_o_02 = gpio_i_02 ; end / endmodule 复制代码最佳答案 VerilogHDL那些事儿_建模篇.pdf 8.55 MB , 下载次数: 35

2020-5-17 18:24:58 3 评论举报卿小小_9e6 3 条评论卿小小_9e6 2020-5-17 19:10 附件PDF是某款FPGA开发板附带的学习资料。你可以尝试学习一下里面涉及按键检测的章节。至于入门资料，你可以在某宝搜索FPGA开发板，找任意一款500元以内的含资料商品，直接下载资料即可。赞回复举报卿小小_9e6 2020-5-17 19:15 无需购买，只需下载资料即可。赞回复举报刘小逸 2020-5-17 22:43 最后这个代码我回头试试，感觉很有用的样子，谢谢了赞回复举报